Verilog时序逻辑中同步计数器的功能和应用

OpenFPGA 2022-03-15 3440

描述

没有任何寄存器逻辑，RTL设计是不完整的。RTL是寄存器传输级或逻辑，用于描述依赖于当前输入和过去输出的数字逻辑。

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如果所有存储元件均由相同的源时钟信号触发，则称该设计为同步设计。同步设计的优点是总体传播延迟等于触发器或存储元件的传播延迟。STA对于同步逻辑分析非常容易，甚至可以通过使用流水线来提高性能。大多数ASIC/FPGA实现都使用同步逻辑。本节介绍同步计数器的设计。

四位二进制计数器用于从“0000”到“1111”进行计数，四位BCD计数器用于从“0000”到“1001”进行计数。图5.14显示了四位二进制计数器，其中每个阶段被两计数器分割。

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图5.14四位二进制计数器

如图5.14所示。计数器有四条输出线“QA、QB、QC、QD”，其中“QA”是LSB，“QD”是MSB。“QA”处的输出在每个时钟脉冲上切换，因此除以2。“QB”处的输出每两个时钟周期切换一次，因此可被四整除，“QC”处的输出每四个时钟周期切换一次，因此输出被八整除。类似地，“QD”处的输出每8个周期切换一次，因此“QD”处的输出除以输入时钟时间周期的16。在实际应用中，计数器被用作时钟分频器网络。在分频综合器中使用偶数计数器来产生可变频率输出。

三位递增计数器

计数器用于在时钟的活动边缘上生成预定义和所需的计数序列。在ASIC/FPGA设计中，使用可综合结构为计数器编写有效的RTL代码是至关重要的。用Verilog描述了三位向上计数器生成可综合设计。计数器在时钟的正边缘从“000”计数到“111”，在计数的下一个正边缘环回到“000”。示例5.7中描述的计数器是可预设的计数器，它具有同步激活的高“load_en”输入，以对所需的三位预设值进行采样。数据输入为三位，表示为“data_in”。

计数器具有有效的低电平异步“reset_n”输入，当其处于低电平时，输出到“q_out”上的状态为“000”。在正常操作期间，“reset_n”处于高电平状态。

可综合输出如图5.15所示，具有三位数据输入线“data_in”、有源高电平“load_en”和有源低电平复位输入“reset_n”。输出由“q_out”和“clk”触发的正边缘时钟指示。

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示例5.7三位递增计数器的Verilog RTL

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图5.15三位递增计数器综合顶层图

三位递减计数器Three-Bit Down Counter

用Verilog描述了三位递减计数器的产生和综合设计。计数器从“111”计数到“000”，在时钟的正边缘触发，并在达到计数值“000”后在计数的下一个正边缘环回到“111”。三位递减计数器的时序如图5.16所示。

示例5.9中描述的计数器是可预设计数器，它具有同步激活的高“load_en”输入，用于采样三位所需的可预设值。数据输入为三位，表示为“data_in”。

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图5.16三位二进制递减计数器的时序

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示例5.8三位递减计数器的Verilog RTL

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图5.17综合三位递减计数器顶层图

计数器具有低电平异步“reset_n”输入，当其处于低电平时，输出“q_out”上的状态为“000”。在正常操作期间，“reset_n”处于高电平状态。

可综合输出如图5.17所示，具有三位数据输入线“data_in”、有源高电平“load_en”和有源低电平复位输入“reset_n”。输出由“q_out”和“clk”触发的正边缘时钟指示。

三位增、减计数器

用Verilog描述了三位增、减计数器产生的可综合时序设计。递减计数器计数从“111”到“000”，在时钟的正边缘触发，并在达到计数值“000”后，在计数的下一个正边缘环回到“111”。递增计数器从“000”计数到“111”，在时钟的正边缘触发，并在达到计数值“000”后在计数的下一个正边缘环回到“000”。

图5.18给出了三位二进制增、减计数器的内部结构。对于UP/DOWN等于逻辑“1”，计数器充当递增计数器，对于UP/DOWN等于“0”，计数器充当递减计数器。

示例5.9中描述的计数器是可预设计数器，它具有同步激活的高“load_en”输入，用于采样三位所需的可预设值。数据输入为三位，表示为“data_in”。递增或递减计数操作由输入“up_down”选择，“up_down=1”计数器用作向上/递减计数器，“up_down=0”计数器用作向下/递减计数器。

计数器具有有效的低电平异步“reset_n”输入，当其处于低电平时，输出“q_out”上的状态为“000”。在正常操作期间，“复位”处于高电平状态（示例5.9）。

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