长电科技与客户合作继续推进高密度SiP集成技术

 

摩尔定律放缓，借先进封装“弥补”工艺水平的小芯片（Chiplet）成为半导体行业炙手可热的话题。

Chiplet通过把不同芯片的能力模块化，利用新的设计、互联、封装等技术，在一个封装的产品中使用来自不同技术、不同制程甚至不同工厂的芯片。高性能计算、人工智能、汽车电子、医疗、通信等市场上“火热”的应用场景中都有Chiplet高密度集成推动的解决方案。

 

从半导体市场来看，新兴终端产品应用方面的需求越来越复杂和多元化。当前AR、VR、云端、自动驾驶、人工智能等衍生出新的需求，例如：追求更高性能、更高传输速率、更高频宽等，这对先进制程下的芯片设计带来诸多挑战。

长电科技专家认为，挑战主要来自以下几方面：

一是随着芯片晶体管数量暴增，芯片的面积变大，造成芯片良率降低；

二是随着半导体工艺进步，芯片设计难度和复杂度也在增加，带来芯片开发成本的增加；

此外，多芯片的集成，不良率增加，也带来wafer成本的进一步增加等。

延续摩尔定律：

异构集成“小芯片”实现“大效益”

长电科技专家认为，Chiplet是集成电路微系统集成进程中的一条普通而必然的路径，Chiplet最大的应用场合是“需要”采用异构集成的场合，从原理看，Chiplet通过将复杂芯片的不同功能分区，采用不同制程工艺生产单独裸片（Die），再使用先进封装互连技术整合在一起。

Chiplet也是一个系统工程，涉及到芯片设计、晶圆制造、封装、测试等多个环节，从封测的角度讲，核心在于如何真正在封装中优化布局以获得更佳性能。

长电科技专家表示，异构集成的小芯片封装可以突破传统SoC制造面临的诸多挑战（掩膜规模极限和功能极限等），从而大幅提高芯片的良率，有利于降低设计的复杂度和设计成本以及降低芯片制造的成本。

此外，Chiplet继承了SoC的IP可复用特点的同时，进一步开启了半导体IP的新型复用模式，即硅片级别的IP复用，进而缩短芯片上市时间。

同时，芯片堆叠技术的发展也必然要求芯片互联技术的进化和新的多样化的互联标准。今年3月，旨在推动Chiplet接口规范标准化的UCIe（Universal Chiplet Interconnect Express）产业联盟成立。长电科技正在积极支持和参与到全球范围内针对小芯片互联标准的制定过程中，已于今年6月加入UCIe产业联盟，共同致力于Chiplet核心技术突破和成品创新发展。

新型高性价比的异构集成技术平台：

线宽小至2μm

Chiplet先进封装需要高密度互连，封装本身不再只是封装单个芯片，必须综合考虑布局、芯片和封装的互联等问题，这使得高密度、异构集成技术成为行业的热点。半导体行业正在支持各种类型的Chiplet封装，例如2.5D、3D、SiP等技术。

去年7月，长电科技推出了XDFOI全系列极高密度扇出型封装解决方案。该解决方案在线宽或线距最小可达到2um的同时，可实现多层布线层；另外，采用了极窄节距凸块互联技术，封装尺寸大，可集成多颗芯片、高带宽内存和无源器件。

XDFOI技术不再采用硅通孔进行连接，在系统成本、封装尺寸上都具有一定优势，可以应用于工业、通信、汽车、人工智能、消费电子、高性能计算等多个领域。XDFOI Chiplet的技术平台包括2D/2.5D/3D Chiplet，能够为客户提供从常规密度到极高密度，从极小尺寸到极大尺寸的一站式服务。

从性能、成本、上市时间等方面来讲，小芯片异构集成封装较传统SoC制造封装更具优势，是整个半导体业界通力合作并持续发力的方向之一。

未来，长电科技将持续与客户保持紧密的合作，继续推进高密度SiP集成技术，以注册商标XDFOI为主线的2.5D、3D晶圆级小芯片集成技术的生产应用和客户产品导入，为全球客户高度关注的芯片异构集成提供高性价比、高集成度、高密度互联和高可靠性的解决方案，引领先进芯片成品制造技术创新迈向新高度。　　

      审核编辑：彭静