晶圆级多层堆叠技术的两项关键工艺

晶圆级封装(Wafer Level Packaging，缩写WLP)是一种先进的封装技术，因其具有尺寸小、电性能优良、散热好、成本低等优势，近年来发展迅速。根据Verified Market Research 研究数据，晶圆级封装市场 2020 年为 48.4 亿美元，预计到 2028 年将达到 228.3 亿美元，从 2021 年到 2028 年的复合年增长率为 21.4%。

一、晶圆级封装VS传统封装

在传统晶圆封装中，是将成品晶圆切割成单个芯片，然后再进行黏合封装。不同于传统封装工艺，晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。

相比于传统封装，晶圆级封装具有以下优点：

1、封装尺寸小

由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展，使得WLP的封装尺寸几乎等于芯片尺寸。

2、高传输速度

与传统金属引线产品相比，WLP一般有较短的连接线路，在高效能要求如高频下，会有较好的表现。

3、高密度连接

WLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高单位面积的连接密度。

4、生产周期短

WLP从芯片制造到、封装到成品的整个过程中，中间环节大大减少，生产效率高，周期缩短很多。

5、工艺成本低

WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个器件封装的成本相应地减少。WLP可充分利用晶圆制造设备，生产设施费用低。

二、晶圆级封装的工艺流程

图 WLP工艺流程

晶圆级封装工艺流程如图所示：

1、涂覆第一层聚合物薄膜，以加强芯片的钝化层，起到应力缓冲的作用。聚合物种类有光敏聚酰亚胺（PI）、苯并环丁烯（BCB）、聚苯并恶唑（PBO）。

2、重布线层（RDL）是对芯片的铝/铜焊区位置重新布局，使新焊区满足对焊料球最小间距的要求，并使新焊区按照阵列排布。光刻胶作为选择性电镀的模板以规划RDL的线路图形，最后湿法蚀刻去除光刻胶和溅射层。

3、涂覆第二层聚合物薄膜，是圆片表面平坦化并保护RDL层。在第二层聚合物薄膜光刻出新焊区位置。

4、凸点下金属层（UBM）采用和RDL一样的工艺流程制作。

5、植球。焊膏和焊料球通过掩膜板进行准确定位，将焊料球放置于UBM上，放入回流炉中，焊料经回流融化与UBM形成良好的浸润结合，达到良好的焊接效果。

三、晶圆级封装的发展趋势

随着电子产品不断升级换代，智能手机、5G、AI等新兴市场对封装技术提出了更高要求，使得封装技术朝着高度集成、三维、超细节距互连等方向发展。晶圆级封装技术可以减小芯片尺寸、布线长度、焊球间距等，因此可以提高集成电路的集成度、处理器的速度等，降低功耗，提高可靠性，顺应了电子产品日益轻薄短小、低成本的发展要需求。

晶圆级封装技术要不断降低成本，提高可靠性水平，扩大在大型IC方面的应用：

1、通过减少WLP的层数降低工艺成本，缩短工艺时间，主要是针对I/O少、芯片尺寸小的产品。

2、通过新材料应用提高WLP的性能和可靠度。主要针对I/O多、芯片尺寸大的产品。

四、晶圆级多层堆叠技术

随着 5G 和人工智能等新型基础设施建设的不断推进，单纯通过缩小工艺尺寸、增加单芯片面积等方式带来的系统功能和性能提升已难以适应未来发展的需求。晶圆级多层堆叠技术作为能够突破单层芯片限制的先进集成技术成为实现系统性能、带宽和功耗等方面指标提升的重要备选方案之一。对目前已有的晶圆级多层堆叠技术及其封装过程进行了详细介绍; 并对封装过程中的两项关键工艺，硅通孔工艺和晶圆键合与解键合工艺进行了分析; 结合实际封装工艺对晶圆级多层堆叠过程中的可靠性管理进行了论述。在集成电路由二维展开至三维的发展过程中，晶圆级多层堆叠技术将起到至关重要的作用。

引言

进入 21 世纪后，集成电路按照尺寸微缩的技术路线遭遇了物理节点失效、经济学定律失效，以及性能、功耗、面积 ( performance power area，PPA)指标难以达到等各种困难，单纯依靠尺寸微缩的发展道路变得越来越窄，因此工业上开始逐渐意识到实现三维集成产业化的重要性。理想的技术方案是在 Si 片上生长多层不同功能的器件，但该方法技术难度较高，当前还处于基础研究和实验室开发阶段。目前已报道的三维芯片大多是芯片在垂直方向上的堆叠，该技术利用硅通孔 ( TSV) 将芯片打通，实现芯片之间和芯片内部的垂直互连。三维芯片具有以下优势: 性能方面，多颗芯片垂直互连，从而提高互连速度、减少响应时间; 功耗方面，缩短全局连线，减少长连线上中继器的数量，实现能耗降低; 面积方面，多层堆叠的芯片集成度提升巨大，单位面积上的晶体管数量成倍地增长。另外，堆叠的芯片可以是异质异构的，可以使用不同的工艺，因此多层堆叠能够实现复杂的系统功能，能够很好地符合未来 “新基建”对集成电路的要求。

1 多层堆叠技术

2. 5D 封装和 3D 封装是两种常用的晶圆级多层堆叠技术。2. 5D 封装是将芯片封装到 Si 中介层上，并利用 Si 中介层上的高密度走线进行互连。由于 Si 中介层上没有有源器件，所以这种技术是通过 Si 中介层使多颗芯片在同一平面上互连，没有形成芯片之间的三维堆叠，因此被称为 2. 5D 封装。目前 2. 5D 封装的代表性技术是台积电的基底上 晶 圆 上 芯 片 ( chip-on-wafer-on-substrate，CoWoS) 封装和英特尔的嵌入式多芯片互连桥接( embedded multi-die interconnect bridge， EMIB )封装。

CoWoS 封装的过程如下: 首先，制备好需要进行封装的芯片，芯片的正面有微凸块，背面磨薄，将已知良品芯片 ( known good die，KGD) 切割待用，无需封装; 之后，在一片裸晶圆上进行TSV、重布线层及微凸块的布局，将晶圆背面减薄并制作好凸块，制成无源 Si 中介层; 然后将 KGD倒装、对准，与 Si 中介层面对面键合，再将整体通过凸块与封装基板相连。CoWoS 封装的具体过程如图 1 所示。

EMIB 封装是在封装基板中嵌入一小块 Si 桥作为多片芯片的互连结构。与台积电的 CoWoS封装类似，首先仍是制备好需要进行封装的芯片，芯片背面磨薄，但正面有与封装基板相连的凸块，KGD 切割待用，无需封装。同时，EMIB 封装无需Si 中介层，而是直接在封装基板中嵌入具有互连功能的 Si 桥。然后将 KGD 倒装、对准，直接与嵌有 Si 桥的封装基板通过凸块相连。EMIB 封装的具体过程如图 2 所示。与台积电的 CoWoS 封装相比，EMIB 封装既不需要 TSV 工艺，也不需要 Si 中介层，因此其具有封装良率高、设计简单、成本更低等优点。

与 2. 5D 封装技术不同，3D 封装则真正做到了芯片之间的垂直互连。下面将对英特尔推出的两种 3D 封装技术进行简要介绍，即用于逻辑芯片堆叠的 Foveros 技术以及由 EMIB 和 Foveros 封装技术结合而成的 Co-EMIB 技术。

Foveros 的封装过程与 CoWoS 较为类似，不同之处在于 CoWoS 的中介层是一片裸晶圆，因此它是无源中介层，但是 Foveros 的中介层是具有功能的芯片，属于有源 Si 中介层。

Co-EMIB 则是英特尔综合了 EMIB 和 Foveros两种封装技术而实现的创新封装技术，在 Foveros技术的水平物理层互连和垂直互连的同时，借由EMIB 封装实现 Foveros 3D 堆叠之间的水平互连，复杂的互连结构对布线设计水平提出了极高的要求。Co-EMIB 的封装过程是先利用 Foveros 的方法，将多块芯片形成不同的组块，再利用 EMIB 封装的方法将这些组块通过 Si 桥连接起来。不管是 2D 水平互连还是 3D 堆叠互连，单片与单片之间都可以实现近乎 SOC 级高度整合的低功耗、高带宽、高性能表现，为芯片封装带来绝佳的灵活性。Co-EMIB 封装的具体过程如图 3 所示。

从以上介绍可以看出，TSV 工艺和晶圆键合与解键合工艺是晶圆级多层堆叠技术的两项关键工艺。基于此，本文将对这两项关键工艺及晶圆级多层堆叠的可靠性管理进行详细介绍，为集成电路产业的发展提供一定的思路。

2 TSV关键工艺

TSV 是一种穿通 Si 晶圆或芯片的垂直互连结构，可以完成连通上下层晶圆或芯片的功能，是晶圆级多层堆叠技术中有效提高系统整合度与效能的关键工艺。

TSV 工艺依据制程的先后可以分为先通孔、中通孔和后通孔 3 种技术方案。先通孔是指在没有进行任何 CMOS 工艺前，先在空白 Si 片上制作通孔。在该方案中，由于通孔需要经历后续所有CMOS 制造步骤，因此通孔的填充材料必须要能经受住高于1 000 ℃的全部热加工工艺。因此，在先通孔方案中，最常用的填充材料是多晶硅。先通孔方案的优点是不需要种子层，且绝缘层可以采用传统的氧化工艺制作。

中通孔是指在 CMOS 器件即将完成和晶圆减薄工艺前进行 TSV 的制作，一般是在器件结构基本完成而全局互连尚未实现的阶段进行。该方案的优点是在制作通孔时，CMOS 结构已经完成并钝化，此时，Si 片不会再经历高温工艺，因此可以使用电性能和热性能比多晶硅更优良的 Cu 作为通孔填充材料。

后通孔是指在晶圆减薄后再进行 TSV 的制作。在该方案中，晶圆在通孔形成前已经减薄到其最终厚度，刻蚀 TSV 后不便进行 Cu 的填充，因此后通孔方案是将 Si 片固定在载片或者底部晶圆上，进行减薄后，再进行 TSV 的刻蚀和填充。

由于 Cu 的热膨胀系数远大于 Si，因此通孔中填充过多的 Cu 容易导致可靠性问题。为了提高通孔可靠性，通孔的直径越小越好，所以生成小孔径高深宽比 TSV 的 DＲIE 成为 TSV 制作技术的唯一选择。

2. 1 通孔的形成

晶圆上的 TSV 形成是 TSV 技术的核心，目前的通孔加工技术主要分为两种: 一种是激光钻孔;另一 种 是 深 反 应 离 子 刻 蚀 ( deep reactive ionetching，DＲIE) 。表 1 列出了两种不同通孔制作技术的对比。

激光钻孔技术是利用激光的定向性和高功率密度使晶圆表面迅速被加热至气化温度，蒸发形成孔洞。由于激光本身的性质无法满足小孔径、高深宽比的 TSV 制作，因此激光钻孔技术无法用于2. 5D/3D 封装技术。

DＲIE 技术是将聚合物钝化层的沉积和对单晶硅的刻蚀这两种工艺过程组合在一起循环交替进行，这样可以避免沉积和刻蚀之间相互影响，保证了钝化层的稳定可靠，从而形成侧壁陡直的高深宽比扇贝结构。最典型的深反应离子刻蚀方法是被称为 “Bosch”工艺的方法，采用 SF6和 C4 F8在常温下实现对 Si 的刻蚀。SF6为刻蚀气体，用于对沟槽侧壁和底部的刻蚀， C4 F8为保护气体，通过在侧壁表面生长一层 ( CF2 ) n有机聚合物保护膜，实现对已刻蚀侧壁的保护。具体过程是，先用 SF6刻蚀Si 表面，然后在侧壁上沉积一层( CF2 ) n高分子钝化膜，再通入 SF6刻蚀掉钝化膜，接着进行 Si 基材的刻蚀，如此反复，从而形成一个局部的各向异性刻蚀。

2. 2 绝缘层的沉积

在填充金属之前，必须先进行绝缘层的沉积，隔断填充金属与 Si 之间的电导通。通孔内壁绝缘层材料包括硅氧化物、硅氮化物和聚合物等。不同绝缘层材料需要用不同的沉积技术，如表 2 所示。等离子体增强化学气相沉积 ( PECVD)技术的沉积速率高、工艺温度低、均匀性好且台阶覆盖率高，广泛应用于沉积 SiO2等绝缘层材料。真空气相沉积聚对二甲苯的工艺温度最低，在要求更低沉积温度的 TSV 工艺中应用也比较广泛。

2. 3 阻挡层和种子层的沉积

由于 Cu 具有优秀的电性能和热性能，且成本低廉，目前 TSV 大多采用 Cu 来填充。但 Cu 作为填充材料有以下缺点: ①Cu 在 SiO2介质中的扩散速度很快，易使其介电性能严重退化; ②Cu 对半导体载流子具有很强的陷阱效应，扩散后将严重影响半导体器件的电性特征; ③Cu 和 SiO2的黏附强度较差，容易对器件的可靠性产生影响。因此，在Cu 和半导体本体之间需要沉积一层阻挡层，既能阻挡 Cu 向 SiO2中扩散，也能提高 Cu 在 SiO2表面的黏附强度。通常的阻挡层材料包括 Ta、TaN/Ta、TiN 等金属或金属化合物。常见阻挡层材料及其沉积方法如表 3 所示。

在阻挡层之后还会再生长一层种子层，其作用有二: 一是生产中一般采用电镀的方式来生长 Cu，电镀时需要导电，因此在阻挡层表面覆盖一层 Cu种子层用以导电，通电后，电镀液中的 Cu 离子与电子结合形成镀在种子层表面的 Cu; 二是种子层可以提供 Cu 晶核，晶核越多，结晶越均匀，避免晶粒异常长大。

2. 4 TSV的填充

Cu 的电阻率仅为 1. 75×10－8Ω·m，是良好的导电材料，加之其价格低廉，因此成为 TSV 填充材料的首选。TSV 的 Cu 填充技术主要有电镀、磁控溅射、化学气相沉积、原子层沉积等方法。由于电镀的成本更低且沉积速率更快，工业上一般采用电镀 Cu 工艺来填充 TSV。

电镀 Cu 的填充效果与 TSV 的直径有关，当TSV 的直径在 25 μm 以上时，Cu 的填充效果较好，但由于 Cu 的热膨胀系数与 Si 材料不匹配，过多的Cu 填充可能会导致出现可靠性问题，因此需要尽量减小 TSV 的尺寸。然而当孔径小于10 μm后，对于小孔径、高深宽比的 TSV，底部未完成填充时，上层的开口可能已经封闭，就会形成电镀空洞，因此均匀电镀铜工艺不适用于小孔径 TSV 的填充。

为实现无空洞电镀 Cu，开发了一种 “自底向上”的电镀工艺。这种工艺通常利用特殊的电镀促进剂和抑制剂来加速通孔内部的沉积速率和抑制通孔外表面的沉积速率，通过调整促进剂和抑制剂的比例，使二者相互平衡，从而防止电镀空洞的产生。

2. 5 晶圆表面的平坦化

完成电镀 Cu 后，晶圆的表面沉积了一层较厚的不均匀 Cu 层，一般采用 CMP 技术将多余的 Cu去除并将晶圆表面平坦化。Cu 的研磨工艺一般分为三步: 第一步用较快的研磨速率去除晶圆表面大部分的 Cu; 第二步通过降低研磨速率研磨掉与阻挡层接触的 Cu，使研磨停留在阻挡层上; 第三步研磨掉阻挡层和少量的氧化硅。其中第三步是Cu 的 CMP 工艺的难点，磨得太少可能形成碟形缺陷，磨得太多容易导致侵蚀，因此第三步的时间控制是 Cu CMP 工艺的重点。

2. 6 晶圆的减薄

在先通孔和中通孔工艺中，晶圆表面平坦化后，还需要进行晶圆背面的减薄使 TSV 露出，而在后通孔工艺中，晶圆在进行 Bosch 刻蚀工艺前就会进行减薄。晶圆减薄的目的是使 TSV 露出，在晶圆级多层堆叠技术中，需要将多片晶圆进行堆叠键合，同时总厚度还必须满足封装设备的要求，因此目前 0. 3～0. 4 mm 的晶圆厚度必须经过减薄才能满足要求。目前较为先进的多层堆叠使用的芯片厚度均在 100 μm 以下。未来如果需要叠加更多层，芯片的厚度需减薄至 25 μm 甚至更小。传统的晶圆减 薄 技 术 包 括 机 械 磨 削、CMP 和 湿 法 腐 蚀等。对于晶圆级多层堆叠来说，单一的晶圆减薄技术无法满足工艺要求，需采用复合方法进行晶圆的减薄，一般是先利用机械磨削将晶圆减薄到一定程度后，再利用 CMP 和湿法腐蚀等减薄工艺进一步减薄至目标厚度。

晶圆经过减薄后通常容易产生变形或翘曲，给之后的工序带来困难。目前业界主流的解决方案是采用一体机的思路，将晶圆的磨削、抛光、保护膜去除和划片膜粘贴等工序集合在一台设备内。晶圆从始至终都被吸在真空吸盘上，始终保持平整状态，从而防止了晶圆在工序间搬运时产生变形或翘曲。

3 晶圆键合与解键合关键工艺

晶圆键合与解键合工艺也是多层晶圆堆叠技术的关键工艺之一，用于完成两片器件晶圆的 “面对面”堆叠，或利用载片晶圆实现多片器件晶圆的 “背对面”堆叠。

根据键合材料的不同，晶圆的键合主要分为Si-Si 直 接 键 合、金 属 热 压 键 合、共 晶 键合和聚合物键合等键合方法。根据键合的性质，分为永久键合与临时键合。其中，Si-Si 直接键合对工艺的要求较高，但键合过程较为简单，键合强度大; 金属热压键合和共晶键合主要用于芯片或晶圆的金属键合环之间的键合; 聚合物键合热稳定性较差，不常用于器件晶圆之间的键合，但可以利用这一特点用于器件晶圆与载片晶圆之间的临时键合，以方便其解键合过程。目前这 4 种键合方法，以及综合多种键合技术形成的混合键合法在工业上均得到了广泛使用。

对于两片晶圆之间的键合，目前主流的方法有3 种: Si-Si 永久键合、聚合物临时键合和 Si-Si 直接键合与金属热压键合的混合键合。

Si-Si 永久键合采用的载片晶圆材料为 Si 片。将器件晶圆和载片晶圆的正面抛光并用表面活性剂处理，将器件晶圆倒装与载片晶圆贴合，在室温下进行预键合。经过抛光处理的 Si 或 SiO2表面会产生一些悬挂的 Si—O 键，这些 Si—O 键中的 O 原子处于不稳定的状态，会从表面活性剂中吸附 H+离子形成羟基。两片晶圆贴近后，一片晶圆上羟基中的 O 原子可以和另一片晶圆上羟基中的 H 原子形成氢键，使两片晶圆紧密贴合。之后，对两片晶圆进行高温退火处理，两晶圆表面的羟基会发生聚合反应，脱去一个 H2O 分子，于是两边的 Si 通过与O 形成坚固的 Si—O 键而键合在一起。

由于两片晶圆是通过范德华力预键合的，因此对表面平整度、清洁度的要求也较高; 而两片晶圆的键合层是没有明确界面的硅氧化物，因此这种键合是永久性的，键合强度很高，载片晶圆的解键合只能通过完全磨削实现，所以 Si-Si 永久键合步骤较为简单，但载片消耗量大，成本相对较高。

聚合物临时键合采用的载片晶圆材料为玻璃。奥地利的公司提供了一种聚合物临时键合的方案。在该方案中，采用紫外固化液态黏合剂将器件晶圆和玻璃载片进行临时键合。如图 4所示，经过背面磨削后，利用光热转换 ( light to heat conversion，LTHC) 激光进行解键合，然后清洗表面，将黏合剂从晶圆上除去，完成整个工艺流程。

EVG 公司采用的 UV 固化液态黏合剂是一种特殊的聚合物材料，可以在紫外光的照射下发生化学反应，聚合物会产生交联从而实现晶圆键合。聚合物临时键合法采用黏合剂将两片晶圆进行键合，因此对晶圆表面平整度、清洁度要求不高。虽然这种方法的键合强度较低、对热不稳定，但也使解键合工艺容易实现。清洗后的玻璃载片可以重复使用，有效地降低了键合成本。

混合键合主要用于两片器件晶圆的键合，而非器件晶圆与载片晶圆的键合。法国原子能委员会电子与信息技术实验室 ( CEA-LATI) 与 EVG 公司合作，于 2017 年 率 先 实 现 12 英 寸 ( 1 英 寸 =2. 54 cm) 晶圆的混合键合，其混合键合中的金属接触 块 的 材 料 是 Cu，金 属 接 触 块 的 间 隔 约 为1 μm。混合键合的工艺流程如图 5所示。首先，在两片晶圆上沉积硅氧化物－硅氮化物－硅氧化物 ( ONO) 绝缘层，然后用大马士革工艺定义金属接触块区域，沉积 TaN/Ta 阻挡层并沉积 Cu，再进行特殊的表面处理使表面粗糙度小于 0. 5 nm，最后，将一片晶圆倒装与另一片晶圆贴合，在400 ℃下退火，使两片晶圆形成键合。混合键合不需要载片晶圆或黏合剂，同时不需要 TSV 即可使两片器件晶圆键合，具有成本低廉、工艺简单等优点。

4 晶圆级多层堆叠技术的可靠性管理

集成电路可靠性的定义是系统或元器件在规定的条件下和规定的时间内完成规定功能的能力。可靠性测试从集成电路诞生开始，就一直是芯片设计、制造的研究开发中的一个重要部分。当芯片进入多层堆叠时代后，多层芯片的垂直异构堆叠互连结构也对芯片可靠性的保障和提高带来了巨大的挑战。

4. 1 2. 5D/3D 封装中的力学管理

在 2. 5D/3D 封装中，力学特性引起的可靠性问题主要分为两个方面: 一是 TSV 中填充的 Cu与 Si 之间的热膨胀系数不同，因此在 TSV 结构受热或遇冷时可能导致 Cu 与 Si 之间的界面发生分层失效; 二是在晶圆减薄的过程中，如果使用不适当的工艺参数，可能会导致减薄过程中产生较大的磨削应力导致晶圆碎片，也可能导致在磨削后晶圆表面残余应力增加，产生晶圆翘曲，不利于后续工艺的开展。因此，需针对这两方面进行力学的可靠性管理。

对于 TSV 而言，由于其中的黏附层比绝缘层薄很多，以下分析忽略黏附层产生的形变。Si、SiO2和 Cu 的热膨胀系数分别约为3×10－6、6×10－7和 1. 8×10－5℃ －1，当温度变化时，Cu 的形变量大约是 Si 的 6 倍，是 SiO2的 30 倍。因此，在温度变化时，受力最强的点是通孔表面 Cu 与 SiO2的接触点，可以将这个点的受力作为判断 Cu 是否会发生分层和开裂的指标。以升温为例，当孔径较小时，若 TSV 越深，受热后 Cu 膨胀的量就越多，因此通孔表面 Cu 与 SiO2的接触点受到的应力越大。实验表明，对于无缺陷的 TSV 结构，Cu 与 SiO2的界面附近单元中的应变较小，不足以导致分层和开裂。因此，对于受应力影响比较大的小孔径 TSV，应尽量避免工艺制程中可能出现的如表面粗糙等可以导致应力集中的缺陷。

在晶圆减薄的过程中，晶圆表面由于砂轮的磨削会产生晶格缺陷，这些晶格缺陷会导致残余应力在晶圆表面产生。当晶圆厚度大于 100 μm 时，残余的应力还不足以导致晶圆翘曲。但当晶圆减薄到 100 μm 以下时，在残余应力的影响下，晶圆会发生明显的形变。而在进行晶圆减薄时，减小砂轮磨削的转速可以加速残余应力的释放，因此可以减小晶圆翘曲的程度。然而过小的转速会导致晶圆减薄效率的降低，因此可以将减薄过程分成两个步骤，首先将晶圆快速磨削至100 μm左右，再采用较小的磨削速率将晶圆减薄至目标厚度，这样可以尽量避免晶圆由于残余应力发生过大的形变。

4. 2 2. 5D/3D 封装中的热学管理

热学管理是 2. 5D/3D 封装中的重要问题之一，其原因在于: ①多功能芯片的堆叠使单位面积上的总功耗增大，产生的热量增高，且无有效的散热通道; ②晶圆减薄后会导致芯片发生热量聚集，产生过热点。2. 5D/3D 封装的散热可以从封装级热设计和外部散热措施两方面来考虑。封装级热设计包括优化封装结构和应用封装级冷却技术，例如加装铜散热板、铝封装盖等。外部散热措施包括空气冷却、液体冷却和相变冷却等方式。液体冷却和相变冷却的效率较高，但需要加装附加设备，增加了系统的体积和复杂性，也提高了制造和维护的成本，而空气冷却由于其低成本、易维护和高可靠性的特点成为目前较为常用的 2. 5D/3D 封装的热学管理方式。

描述封装热性能的指标是结点至环境的热阻，热阻越高代表越难散热，封装的热性能越差。显然，Cu 的热阻比 Si 和 SiO2的更小，而空气的热阻是最大的。因此，增加 TSV 的数量、增大 TSV 的孔径或减少填充 Cu 时产生的空气空洞都可以减小芯片或晶圆的平均热阻。而从厚度方面考虑，芯片或晶圆越薄，其最大结温和热阻越高，热点也就越集中，因此增加 Si 中介层的厚度可以有效提高整体的热性能。对于芯片的堆叠而言，堆叠芯片的数目越多，整体的最大结温越高，因此堆叠芯片的数目受到允许结温的限制，尽量采取交错排布热源的方式进行芯片堆叠，若热源必须重叠布置，可适当增加多个重叠热源之间的距离，但不能过于靠近芯片边缘。

外部散热措施会增加系统的复杂性，但是可以极大地提高系统的散热能力。目前工业上采取的方法是在芯片或晶圆上增加热管理微通道，可以使流体在微通道中流通，提高散热效率。并在流体通道周围设置密封环，将流体与电互连隔绝开来。具体的工艺流程如图 6所示。在刻蚀 TSV 通孔后，会刻蚀出比 TSV 浅的流体微通道，晶圆减薄后，TSV 中的金属会露出，但流体微通道仍保持密闭。

4. 3 2. 5D/3D 封装中的电磁学管理

2. 5D/3D 封装作为一种异质集成封装，内部包含有半导体材料、绝缘材料、金属材料、合金材料等各种异质材料，导致系统内部的电磁环境比较恶劣。同时，不同的芯粒封装在一起，产生了多种辐射源，各辐射源的外部辐射相互叠加，可使系统总体辐射强度增强，对外部电路产生电磁干扰。因此，“封装内电磁干扰”和 “封装外电磁辐射”也成为 2. 5D/3D 封 装 可 靠 性 管 理 中 必 须 考 量 的问题。

目前，常规的控制封装内电磁干扰的方法是增加去耦电容和增加接地。2. 5D/3D 封装中起到去耦电容作用的通常是加装在 TSV 附近的深沟道电容器 ( deep trench capacity，DTC) 。DTC 可以屏蔽噪声，使动态电压变得平稳，吸收来自其他区域的电磁干扰，对 TSV 起到了良好的保护作用。但去耦电容的密度有时无法满足抗电磁干扰和电磁辐射的需求，因此还需从设计的角度来减少电磁干扰和电磁辐射。

在 2. 5D/3D 封装内部，流过信号 TSV 的电流会将电磁波引入具有半导体特性的 Si 衬底中，这些电磁波会引起 Si 衬底中载流子的运动及浓度的变化，从而对周围的有源器件和其他 TSV ( 如接地TSV) 产生电磁干扰，这就是 “封装内电磁干扰”。以信号 TSV 和接地 TSV 为例，二者可以构成金属－绝缘体－半导体－绝缘体－金属结构，且二者的电流方向相反。其等效的模型图如图 7 所示。图中:ＲT和 ＲSi分别为 TSV 和 Si 衬底的电阻; LT和 LS分别为 TSV 和串联时等效的自感; M 为两个 TSV 之间的互感; CSi和 CSiO2分别为 Si 衬底和 SiO2绝缘层的电容。当通过低频电流时，电容起主导作用，因此决定信号传输速率的因素为两个 SiO2层的厚度及节距，当 SiO2 层的厚度较薄、节距较大时，电容增大，会导致严重的信号损耗。当电流频率逐渐增高时，电感逐渐成为主导因素，通孔高度、孔径及节距等将对电感产生影响。各种寄生电阻、电容和电感是 TSV 之间产生电磁干扰的来源。在低频段( ＜1 GHz) 时，电磁干扰会随着绝缘层厚度的增加而减小; 在中频段 ( 1 ～ 10 GHz) 时，电磁干扰会随 着 通 孔 的 孔 径 增 加 而 增 大; 在 高 频 段( ＞10 GHz) 时，通孔孔径对电磁干扰的影响减小，通孔高度和节距的影响增大，电磁干扰会随着高度和节距的增加而增大。因此，对于不同工作频率下的 2. 5D/3D 封装芯片的 TSV，调节相对应的影响较大的参数可以从设计上减小封装内电磁干扰的程度。

封装外电磁辐射主要由系统内部的电流产生，从芯片设计上较难减少系统向外的电磁辐射，目前工业上采取的办法是涂覆金属屏蔽层。电磁辐射接触金属表面时，大部分电磁辐射会被反射，未被反射的电磁辐射会在金属材料中产生涡流转化为热能被消耗掉，另外，金属中的电子还会发生电磁感应，产生反向的电磁场，抵消一部分电磁辐射。在涂覆了金属屏蔽层后，绝大多数向外的电磁辐射都会被消耗，达到可靠性标准。

5 结语

本文对晶圆级多层堆叠技术的两项关键工艺———TSV 工艺和晶圆键合与解键合工艺进行了系统的介绍，对工艺过程中各项过程的实现方式进行了多方位的对比，并对晶圆级多层堆叠技术在2. 5D/3D 封装中的可靠性管理进行了分析。

采用无凸点的方法进行晶圆到晶圆 ( W2W)的键合对芯片的良率要求较高。除此之外，无间隙键合的两片晶圆/芯片也对堆叠芯片的热管理以及键合环境等提出了更高的要求。将无凸点的方法应用于晶圆级多层堆叠技术的产业化之前，降低成本、优化设计和工艺参数、W2W 键合对准、晶圆翘曲等方面仍有大量的研究工作需要进行。

当前，晶圆级多层堆叠技术在工业中主流的产业化方向是利用 TSV 和微凸点技术将芯片堆叠起来，但无凸点工艺是一条更加有效的道路，其具有更好的电性能、更低的功耗，能制造出更轻薄的堆叠芯片，将会是未来三维堆叠芯片的主流发展方向。

审核编辑：汤梓红