锁相环PLL的基础知识

锁相环 （PLL） 电路存在于各种高频应用中，从简单的时钟清理电路到用于高性能无线电通信链路的本振 （LO），再到矢量网络分析仪 （VNA） 中的超快速开关频率合成器。本文解释了锁相环电路的一些构建模块，并参考了每种应用，以帮助指导新手和锁相环专家导航器件选择以及每种不同应用固有的权衡取舍。本文引用了ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器（VCO），并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示这些不同的电路性能参数。

基本配置：时钟清理电路

在最基本的配置中，锁相环比较参考信号的相位（F裁判）到可调反馈信号（RF）的相位在） F0，如图 1 所示。在图2中，有一个在频域中工作的负反馈控制环路。当比较处于稳态，并且输出频率和相位与误差检测器的输入频率和相位匹配时，我们说PLL被锁定。出于本文的目的，我们仅考虑在ADI公司ADF4xxx系列PLL上实现的经典数字PLL架构。

该电路中的第一个基本元件是鉴频鉴相器（PFD）。PFD 将输入的频率和相位与 REF 进行比较在反馈给RF的频率和相位在.ADF4002是一款PLL，可配置为独立PFD（反馈分压器N = 1）。因此，它可以与高质量压控晶体振荡器（VCXO）和窄低通滤波器一起使用，以清除嘈杂的REF在时钟。

数字。1 个基本 PLL 配置。

图2.基本锁相环配置。

相位频率检测器

图3.鉴频鉴相器。

图3中的鉴频检波器将输入与F进行比较裁判在 +IN 处，反馈信号在 –IN 处。它使用两个带有延迟元件的 D 型触发器。一个 Q 输出使能一个正电流源，另一个 Q 输出使能一个负电流源。这些电流源称为电荷泵。有关PFD操作的更多详细信息，请参阅“高频接收器和发射器的锁相环”。

采用这种架构时，下面+IN的输入频率高于–IN（图4），产生的电荷泵输出泵浦电流很高，当集成在PLL低通滤波器中时，将推高VCO的调谐电压。这样，–IN频率将随着VCO的增加而增加，两个PFD输入最终将收敛或锁定到相同的频率（图5）。如果 –IN 的频率高于 +IN，则会发生相反的情况。

图4.PFD 异相和频率锁定。

图5.鉴相器、频率和锁相。

回到需要清洁的噪声时钟的原始示例，时钟的相位噪声曲线、自由运行的VCXO和闭环PLL可以在ADIsimPLL中建模。

图6.参考噪声。

图7.自由运行VCXO。

图8.总锁相环噪声。

从所示的ADIsimPLL图中可以看出，REF的噪声相位噪声曲线在（图6）由低通滤波器滤波。PLL基准电压源和PFD电路贡献的所有带内噪声都被低通滤波器滤除，只留下环路带宽之外的VCXO噪声（图7）（图8）。当输出频率等于输入频率时，它会产生最简单的PLL配置之一。这种PLL称为时钟清理PLL。对于此类时钟清理应用，建议使用窄（<1 kHz）低通滤波器带宽。

高频整数 N 分频架构

为了产生更高频率的范围，使用VCO，其调谐范围比VCXO更宽。这通常用于跳频或扩频跳频 （FHSS） 应用。在此类PLL中，输出是参考频率的高倍数。压控振荡器包含一个可变调谐元件，例如变容二极管，其电容随输入电压变化，从而允许可调谐谐振电路，从而产生一系列频率（图 9）。PLL可以被认为是该VCO的控制系统。

反馈分频器用于将VCO频率分频至PFD频率，从而允许PLL产生是PFD频率倍数的输出频率。基准电压源路径中也可以使用分频器，这允许使用比PFD频率更高的频率基准。像这样的PLL就是ADI公司的ADF4108。PLL计数器是我们电路中要考虑的第二个基本元件。

图9.压控振荡器。

PLL的关键性能参数是相位噪声、频率合成过程中不需要的副产品或杂散频率（简称杂散）。对于整数N分频PLL，杂散频率由PFD频率产生。来自电荷泵的漏电流将调制VCO的调谐端口。低通滤波器会减小这种影响，低通滤波器越窄，杂散频率的滤波越大。理想音调没有噪声或额外的杂散频率（图 10），但实际上相位噪声表现为载波周围的裙边，如图 11 所示。单边带相位噪声是1 Hz带宽内载波的相对噪声功率，在与载波的频率偏移处指定。

图 10.理想的LO频谱。

图 11.单边带相位噪声。

整数 N 分频器和小数 N 分频器

对于窄带应用，通道间距较窄（通常为<5 MHz），反馈计数器N较高。如图 12 所示，通过使用双模 P/P + 1 预分频器，可以使用小电路获得高 N 值，并允许通过计算 N = PB + A 来计算 N 个值，以 8/9 预分频器和 N 值 90 为例，计算 B 的值为 11，A 的值为 2。双模预分频器将在 A 或两个周期内除以 9。然后，它将除以 8 表示剩余 （B-A） 或 9 个周期，如表 1 中所述。预分频器通常使用更高频率的电路技术设计，例如双极性发射极耦合逻辑（ECL）电路，而A和B计数器可以采用这种较低频率的预分频器输出，并且可以使用较低速度的CMOS电路制造。这减少了电路面积和功耗。像ADF4002这样的低频清理PLL省略了这个预分频器。

图 12.带双模数 N 计数器的 PLL。

 

N 值	P/P + 1	B 值	一个值
90	9	11	2
81	9	10	1
72	8	9	0
64	8	8	0
56	8	7	0
48	8	6	0
40	8	5	0
32	8	4	0
24	8	3	0
16	8	2	0
8	8	1	0
0	8	0	0

 

带内（PLL环路滤波器带宽内）相位噪声直接受N值的影响，带内噪声增加20log （N）。因此，对于N值较高的窄带应用，带内噪声主要由高N值主导。允许低得多的N值但仍允许精细分辨率的系统由小数N分频频率合成器（如ADF4159或HMC704）实现。通过这种方式，可以大大降低带内相位噪声。图 13 到 16 说明了如何实现这一点。在这些示例中，两个PLL用于生成适合5G系统本振（LO）的频率，范围为7.4 GHz至7.6 GHz，通道分辨率为1 MHz。ADF4108采用N分频配置（图13），HMC704采用小数N分频配置。HMC704（图14）可与50 MHz PFD频率配合使用，从而降低N值，从而降低带内噪声，同时仍允许1 MHz（或更小）的频率步长——注意到15 dB（在8 kHz偏移频率下）的改进（图15与图16）。然而，ADF4108被迫使用1 MHz PFD来实现相同的分辨率。

需要小心使用小数N分频PLL，以确保杂散音不会降低系统性能。在HMC704等PLL上，整数边界杂散（当N值的小数部分接近0或1时产生，如147.98或148.02非常接近整数值148）最受关注。这可以通过将VCO输出缓冲到RF输入和/或仔细的频率规划来缓解，其中REF在可以更改以避免这些更成问题的频率。

图 13.整数 N 锁相环。

图 14.小数 N 分频锁相环。

图 15.整数 N 分频 PLL 带内相位噪声。

图 16.小数N分频PLL带内相位噪声。

对于大多数PLL，带内噪声高度依赖于N值以及PFD频率。减去 20log （N） 和 10log （F聚苯乙烯），从带内相位噪声测量的平坦部分得出品质因数（FOM）。选择 PLL 的一个常见指标是比较 FOM。影响带内噪声的另一个因素是1/f噪声，它取决于器件的输出频率。FOM贡献和1/f噪声以及参考噪声主导PLL系统的带内噪声。

用于 5G 通信的窄带 LO

对于通信系统，从PLL的角度来看，主要规格是误差矢量幅度（EVM）和VCO阻塞规格。EVM的范围类似于积分相位噪声，后者考虑了一系列偏移的噪声贡献。对于前面列出的 5G 系统，集成限制相当宽，从 1 kHz 开始一直持续到 100 MHz。 EVM 可以被认为是完美调制信号从其理想点降级的百分比，以百分比表示（图 17）。以类似的方式，积分相位噪声将载波不同偏移处的噪声功率积分，并将该噪声表示为与输出频率相比的dBc数。ADIsimPLL可以配置为计算EVM、积分相位噪声以及均方根相位误差和抖动。现代信号源分析仪只需按一下按钮即可包含这些数字（图 18）。随着调制方案密度的增加，EVM 变得至关重要。对于 16-QAM，根据 ETSI 规范 3GPP TS 36.104，所需的最低 EVM 为 12.5%。对于 64-QAM，要求为 8%。然而，由于EVM由功率放大器失真和不需要的混频器产物引起的各种其他非理想参数组成，因此积分噪声（以dBc为单位）通常单独定义。

图 17.相位误差可视化。

图 18.信号源分析仪图。

VCO阻断规范在需要考虑强传输存在的蜂窝系统中非常重要。如果接收器信号较弱，并且VCO噪声太大，则附近的发射器信号可能会混频并淹没所需信号（图19）。图19中的插图演示了如果接收器VCO噪声，附近以–25 dBm功率发射的发射器（800 kHz远）如何淹没–101 dBm的所需信号。这些规范构成了无线通信标准的一部分。阻塞规范直接影响VCO的性能要求。

图 19.VCO 噪音阻断器。

压控振荡器 （VCO）

电路中要考虑的下一个PLL电路元件是压控振荡器。对于VCO，必须在相位噪声、频率覆盖和功耗之间进行基本的权衡。振荡器的品质因数（Q）越高，VCO相位噪声越低。然而，Q值较高的电路具有较窄的频率范围。增加电源也会降低相位噪声。从ADI公司的VCO系列来看，HMC507的工作范围为6650 MHz至7650 MHz，100 kHz时的VCO噪声约为–115 dBc/Hz。相比之下，HMC586覆盖4000 MHz至8000 MHz的完整倍频程，但相位噪声更高，为–100 dBc/Hz。在此类VCO中最小化相位噪声的一种策略是增加V的电压调谐范围调整至 VCO（高达 20 V 或更高）。这增加了PLL电路的复杂性，因为大多数PLL电荷泵只能调谐到5 V，因此使用使用运算放大器的有源滤波器自行增加PLL电路的调谐电压。

多频段集成相环和虚拟视频单元

在不降低VCO相位噪声的情况下增加频率覆盖范围的另一种策略是使用多频段VCO，其中重叠的频率范围用于覆盖倍频程范围，并且可以通过在VCO输出端使用分频器来产生较低的频率。ADF4356就是这样一款器件，它使用四个主VCO内核，每个内核具有256个重叠频率范围。器件使用内部基准和反馈分频器来选择合适的VCO频段，这一过程称为VCO频段选择或自动校准。

多频段VCO的宽调谐范围使其适用于宽带仪器，在这些仪器中，它们会产生广泛的频率。39位的小数N分频分辨率也使其成为这些精确频率应用的理想选择。在矢量网络分析仪等仪器中，超快的开关速度至关重要。这可以通过使用非常宽的低通滤波器带宽来实现，该带宽可以非常快速地调谐到最终频率。在这些应用中，通过使用查找表，可以绕过自动频率校准程序，并为每个频率直接编程频率值，真正的单核宽带VCO如HMC733也可以以较低的复杂性使用。

对于锁相环电路，低通滤波器的带宽直接影响系统的建立时间。低通滤波器是我们电路中的最后一个元件。如果建立时间至关重要，则应将环路带宽增加到允许的最大带宽，以实现稳定的锁定并满足相位噪声和杂散频率目标。通信链路中的窄带需求意味着，使用HMC507时，低通滤波器实现最小集成噪声（30 kHz至100 MHz之间）的最佳带宽约为207 kHz（图20）。这提供了大约 –51 dBc 的积分噪声，并在大约 51 μs 内实现频率锁定在 1 kHz 以内的误差（图 22）。

相比之下，宽带HMC586（覆盖4 GHz至8 GHz）以接近300 kHz带宽的更宽带宽实现了最佳的均方根相位噪声（图21），实现了–44 dBc的集成噪声。但是，它在不到 27 μs 的时间内实现了相同规格的频率锁定（图 23）。正确的器件选择和周围的电路设计对于实现应用的最佳结果都至关重要。

图 20.相位噪声HMC704加HMC507。

图 21.相位噪声HMC704加HMC586。

图 22.频率建立：HMC704和HMC507。

图 23.HMC704 plus HMC586。

低抖动时钟

对于高速数模转换器（DAC）和高速模数转换器（ADC），干净的低抖动采样时钟是必不可少的构建模块。为了最小化带噪声，需要低N值;但为了尽量减少杂散噪声，最好使用整数N。时钟往往是固定频率，因此可以选择频率以确保 REF在频率是输入频率的精确整数倍。这确保了最低的带内PLL噪声。需要选择VCO（无论是否集成），以确保其噪声对于应用来说足够低，特别注意宽带噪声。然后需要小心放置低通滤波器，以确保带内PLL噪声与VCO噪声相交，从而确保最低均方根抖动。相位裕量为60°的低通滤波器可确保最低的滤波器峰值，从而最大限度地减少抖动。这样，低抖动时钟介于本文讨论的第一个电路的时钟清理应用与讨论的最后一个电路的快速开关能力之间。

对于时钟电路，时钟的均方根抖动是关键性能参数。这可以使用ADIsimPLL进行估算，也可以使用信号源分析仪进行测量。对于ADF5356等高性能PLL器件，具有132 kHz的相对较宽的低通滤波器带宽以及超低REF在像Wenxel OCXO这样的源允许用户设计均方根抖动低于90 fs的时钟（图26）。操纵PLL环路滤波器带宽（LBW）的位置表明，将其降低太多会产生VCO噪声在小偏移处开始占主导地位（图24），而带内PLL噪声实际上会更低，而增加太多意味着带内噪声在VCO噪声明显较低的偏移处占主导地位（图25）。

图 24.LBW = 10 kHz，331 fs 抖动。

图 25.LBW = 500 kHz，111 fs 抖动。

图 26.LBW = 132 kHz，83 fs 抖动。

审核编辑：郭婷