台积电将采用HBM4，提供更大带宽和更低延迟的AI存储方案

　　为了适应AI市场的需求，新一代HBM4存储预计将发生多项重大变革，其中最为关键的便是内存堆栈链接接口标准将由原有的1024比特扩充至2048比特。这意味着HBM4内存堆栈链接将需要更为先进的封装技术来容纳超宽的接口。

　　在近期举行的2024年欧洲技术研讨会上，台积电透露了即将用于HBM4制造的基础芯片的部分新信息。据悉，未来HBM4将采用逻辑制程生产，而台积电计划利用其N12和N5制程的改良版来完成这一任务。相比之下，存储供应商目前尚无经济有效地生产此类先进基础芯片的能力，因此这一进展有望让台积电在HBM4制造领域占据优势。

　　据报道，台积电计划在首批HBM4生产中采用N12FFC+和N5两种制程技术。台积电设计与技术平台高级总监表示，正与主要HBM存储合作伙伴（如美光、三星、SK海力士）共同努力，实现在先进节点上对HBM4的全堆栈集成。其中，N12FFC+制程生产的基础芯片具备成本效益，而N5制程技术生产的基础芯片则能满足HBM4的性能需求，同时提供更优的功耗表现。

　　此外，台积电还在研究如何通过CoWoS-L和CoWoS-R先进封装优化HBM4，以实现超过2000个互连的接口，从而提高信号完整性。台积电认为，N12FFC+制程非常适用于实现HBM4性能，使存储供应商能够构建出12层堆栈（48GB）和16层堆栈（64GB），每个堆栈带宽均超过2TB/s。同时，台积电还在探索通过CoWoS-L或CoWoS-R先进封装技术构建系统级封装（SiP），该技术可提供高达8倍标线尺寸的中介层，足以容纳多达12个HBM4内存堆栈。据台积电数据显示，HBM4目前已能在14mA电流下达到6GT/s的数据传输速率。

　　至于N5制程，存储制造商同样可以选择采用台积电的N5制程来生产HBM4基础芯片。N5制程生产的基础芯片封装更多逻辑，功耗更低，性能更强。尤其值得注意的是，这种先进制程技术可实现极小互连间距，约6~9微米，这将使N5基础芯片与直接键合结合使用，使HBM4得以在逻辑芯片顶部进行3D堆栈。直接键合可带来更高的内存性能，预计将极大提升AI及高性能计算（HPC）芯片所需的大容量带宽。