先进封装技术综述

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周晓阳 （安靠封装测试上海有限公司） 摘要： 微电子技术的不断进步使得电子信息系统朝着多功能化、小型化与低成本的方向全面发展。其中封装工艺正扮演着越来越重要的角色，直接影响着器件和集成电路的电、热、光和机械性能，决定着电子产品的大小、重量、应用方便性、寿命、性能和成本。针对集成电路领域先进封装技术的现状以及未来的发展趋势进行了概述，重点针对现有的先进封装技术，如晶圆级封装、2.5D 和 3D 集成等先进封装技术进行了介绍。此外，还对封装技术未来的发展趋势进行了描述，主要针对三维高密度系统级封装（SiP）进行了介绍，这也是符合未来高性能低功耗的系统集成电子产品的重要技术方案。最后，还对目前国内先进封装行业进行了简要介绍。 1 引言 随着半导体产业的发展，摩尔定律不再能够完全描述集成电路工艺的进步，原有特征尺寸的等比例缩小的原则在未来的集成电路开发中不再完全适用。大多数集成电路制造业的商业现实是，即便是在资本支出不断增加的背景下，技术节点的变迁和晶圆尺寸的变化正在逐渐变缓。 对集成电路制造商而言，能够保持其在更小尺寸、更低成本和更高性能等多方面的领先性的行之有效的方法之一就是将更先进的芯片封装技术整合到整个制造流程中，例如 3D 集成电路技术[1-3]。这些先进的封装技术相比于传统的封装技术，能够保证质量更高的芯片连接以及更低的功耗。尽管这些技术大多数还处于尚未完全开发的阶段，但总体而言，在未来的集成电路制造业当中，仍然有着非常巨大的优势和前景[4-6]。 微电子封装技术的发展也正是基于上述因素不断发展壮大起来。作为集成电路产业中不可或缺的后道工序，微电子封装正扮演着越来越重要的角色，关系到器件到系统的有效链接以及微电子产品的质量和竞争力。 按国际上主流的思想，在微电子器件的制造成本中，设计约占三分之一，芯片制造约占三分之一，封装和测试也约占三分之一。集成电路器件规模的不断扩大和性能的持续提升给封装带来了前所未有的挑战和机遇。到目前，人们已经对封装技术在未来集成电路领域的应用投入了大量的研发力量。早在 2012 年就有研究预言，采用 2.5D 和3D 封装技术的集成电路在五年内将增长 10 倍，从 2012 年的约 6 000万颗发展到 2016 年的超过 5 亿颗。 对于 IC 制造商和晶圆代工厂来说，终端封装是半导体制造工艺中最小且利润最低的部分。整个封装过程产生了一系列前端，中端和后端工作，而这些工作是在集成电路设计完成之后，芯片测试开始之前进行的。一些关键的封装工艺包括钻孔（蚀刻，光刻和隔离），绝缘孔中铜的填充，研磨晶片表面以暴露铜柱（露出）、凸点、以及芯片堆叠和测试等。 根据国际集成电路技术发展线路图的预测，未来集成电路技术发展将集中在以下 3 个方向。 继续遵循摩尔定律缩小晶体管特征尺寸，以继续提升电路性能、降低功耗，即 More Moore。向多类型方向发展， 拓展摩尔定律， 即 M o r eThan Moore。整合 System on Chip（SoC，系统级芯片）与 System in Package（SiP，系统级封装），构建高价值集成系统。 在后两个发展方向中，先进封装技术的重要性得到空前加强，先进封装技术的研发成为持续推进半导体产品性能提升和功耗降低的关键因素，也为把不同工艺节点及工艺技术的不同 IC 集成到一个SoC 或 SIP 上成为可能，这也是现阶段和今后相当一段时间内的最佳解决方案。 2 现有先进封装技术 封装技术的定义为，在半导体开发的最后阶段，将一小块材料（硅晶芯片，逻辑和存储器）包裹在支撑外壳中，以防止物理损坏和腐蚀，并允许芯片连接到电路板的工艺技术。 典型的封装配置包括 1980 年代的无引线芯片载体和引脚栅格阵列、2000 年代的系统级封装和 PoP 封装（package-on-package），以及最近的 2.5D 及 3D 集成电路技术，例如晶圆级封装、倒装芯片封装和硅通孔技术。图 1 展示了集成电路封装技术近 50 年的发展历程。

2.1 晶圆级封装 WLP

所谓晶圆级封装（WLP），就是在封装过程中大部分工艺过程都是对晶圆（大圆片）进行操作，对晶圆级封装（WLP）的需求不仅受到更小封装尺寸和高度的要求，还必须满足简化供应链和降低总体成本，并提高整体性能的要求。晶圆级封装提供了倒装芯片这一具有极大优势的技术，倒装芯片中芯片面朝下对着印刷电路板（PCB），可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，降低成本是晶圆级封装的另一个推动力量。器件采用批量封装，整个晶圆能够实现一次全部封装。在给定晶片上封装器件的成本不会随着每片晶片的裸片数量而改变，因为所有工艺都是用掩模工艺进行的加成和减法的步骤。

总体来说， W L P 技术有两种类型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圆级封装。传统扇入WLP 在晶圆未切割时就已经形成在裸片上，最终的封装器件的二维平面尺寸与芯片本身尺寸相同。器件完全封装后可以实现器件的单一化分离（singulation）。因此，扇入式 WLP是一种独特的封装形式，并具有真正裸片尺寸的显著特点。具有扇入设计的 WLP 通常用于低输入/输出（I/O）数量（一般小于 400）和较小裸片尺寸的工艺当中。另一方面，随着封装技术的发展，逐渐出现了扇出式WLP。扇出 WLP 初始用于将独立的裸片重新组装或重新配置到晶圆工艺中，并以此为基础，通过批量处理、构建和金属化结构，如传统的扇入式 WLP 后端处理，以形成最终封装。图2，图 3 展示的是典型的扇入式和扇出式 WLP。

扇出式 WLP 可根据工艺过程分为芯片先上（Die First）和芯片后上（Die Last）, 芯片先上工艺，简单地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测试合格的单元再把芯片放上去，芯片后上工艺的优点就是可以提高合格芯片的利用率以提高成品率，但工艺相对复杂。eWLB 就是典型的芯片先上的 Fanout工艺，长电科技星科金朋的 Fan-out, 安靠（Amkor）的葡萄牙工厂均采用的芯片先上的工艺。TSMC 的 INFO 也是芯片先上的Fan-out 产品。安靠和 ASE 也都有自己成熟的芯片后上的Fan-out 工艺。

在电子设备的发展历史中，WLP 封装技术的推广产生了很多全新的产品。例如得益于 WLP 的使用，摩托罗拉能够推出其 RAZR 手机，该手机也是其推出时最薄的手机。最新型号的 iPhone 采用了超过 50 颗WLP，智能手机是 WLP 发展的最大推动力。

随着金线价格的上涨，一些公司也正在考虑采用 WLP 作为低成本替代方案，而不是采用引线键合封装，尤其是针对更高引脚数的器件。最近几年中，WLP 也已经被广泛用于图像传感器的应用中。目前，硅通孔（TSV）技术已被纳入用于封装图像传感器的 WLP 解决方案。其他更新的封装技术也在逐渐发展，并与现有的 WLP 技术进行整合，例如三维（3D）集成技术，我们将在下一节重点介绍。

2.2 2.5D 与 3D 集成

现有的 2D 集成电路倒装芯片和晶圆级封装技术在过去五年中已经显示出了稳健的增长，并且在许多主流应用中得到了广泛使用，主要是高端智能手机和平板设备，这些设备必须满足尺寸和电源管理的严格要求。

倒装芯片封装技术主要包括在制造的晶圆的顶侧上施加焊接凸点（bump），然后集成电路可以翻转并与外部电路上的焊点对齐达到连接。这种封装形式占有的空间更少，并且提供了更高的输入/输出速率，因为芯片的整个表面区域都可以用于互联，而不像传统的引线键合方法中只有外部边缘才用来连接。

在晶圆级封装中，集成电路还在硅工艺阶段就已经实现了封装，这意味着封装尺寸与芯片尺寸相同并且制造工艺流线化，这是因为导电层和焊料凸点在切片之前就已经形成了。

新兴的 2 . 5 D 和 3 D 技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用内插器（interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV 堆叠技术实现了在不增加 IC 平面尺寸的情况下，融合更多的功能到 IC 中，允许将更大量的功能封装到 IC 中而不必增加其平面尺寸，并且内插器层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约 30％ 或40％，比使用旧技术封装的芯片快 2～3 倍，并且可以节省高达 40％或者更多的功率。

2.5D 和 3D 技术的复杂性以及生产这些芯片的IC 制造商（Fab）和外包封装/测试厂商的经济性意味着 IDM 和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。

但是如图 4 所示，中间产生了一个灰色地带，IC 制造商（Fab）可能需要重新考虑他们在这个生产阶段的角色，探索在承担更高流程和实施成本以及通过提高性能和竞争优势之间的权衡，并尽早采用 2.5D IC 和 3D IC 技术。

3D 集成技术作为 2010 年以来得到重点关注和广泛应用的封装技术，通过用 3D 设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统包装相比，使用 3D 技术可以实现 40～50 倍的尺寸和重量减少。举例来说，德州仪器（TI）的 3D 裸片封装与离散和平面封装（MCM）之间的体积和重量相比，可以减少 5～6 倍的体积，并且在分立封装技术上可以减少 10～20 倍。此外，与 MCM 技术相比，重量减少 2～13 倍，与分立元件相比，重量减少3～19 倍。

此外，封装技术中的一个主要问题是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。在采用 MCM 的情况下，芯片占用面积减少20％～90％，这主要是因为裸片的使用。

三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他 2D 封装技术相比，3D 技术的硅效率超过了 100％。

而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在 3D 技术中，电子元件相互靠得很近，所以延迟会更少。

相类似，3D 技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。

此外，采用 3D 技术在降低功耗的同时，可以使 3D 器件以更高的频率运行，而 3D 器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。

3 三维系统集成封装的发展趋势

上一节中， 我们重点介绍了 W L P 和2.5D/3D 的现有先进封装技术。除了这两类技术之外，还有其他多种封装技术都已经得到了广泛的应用。图 5 展示的是 2015 年 ITRS 罗列的现有的 WLP 封装技术类型[7]。近年来，随着消费类电子产品（尤其是移动通信电子产品）的飞速发展，使得三维高密度系统级封装（SiP，System in Package/SoP, System on Package）成为了实现高性能、低功耗、小型化、异质工艺集成、低成本的系统集成电子产品的重要技术方案，国际半导体技术路线（ITRS）已经明确 S i P / S o P 将是未来超越摩尔（More t h a nMoore）定律的主要技术。

3.1 三维系统级封装 3D SiP 技术

自从 1960 年代以来，集成电路的封装形式经历了从双列直插、四周扁平封装、焊球阵列封装和圆片级封装、芯片尺寸封装等阶段。而小型化、轻量化、高性能、多功能、高可靠性和低成本的电子产品的总体发展趋势使得单一芯片上的晶体管数目不再是面临的主要挑战，而是要发展更先进的封装及时来满足产品轻、薄、短、小以及与系统整合的需求，这也使得在独立的系统（芯片或者模块）内充分实现芯片的功能成为需要克服的障碍。这样的背景是 SiP 逐渐成为近年来集成电路研发机构和半导体厂商的重点研究对象。SiP 作为一种全新的集成方法和封装技术，具有一系列独特的技术优势，满足了当今电子产品更轻、更小和更薄的发展需求，在微电子领域具有广阔的应用市场和发展前景。表 1 总结了 SiP 的不同封装结构，从结构方向上可以分为两类基本的形式，一类是多块芯片平面排布的二维封装结构（2D SiP），另一类是芯片垂直叠装的三维封装/集成结构（3D SiP）。在 2D SiP 结构中，芯片并排水平贴装在基板上的，贴装不受芯片尺寸大小的限制，工艺相对简单和成熟，但其封装面积相应地比较大，封装效率比较低。3D SiP 可实现较高的封装效率，能最大限度地发挥 SiP 的技术优势，是实现系统集成的最为有效的技术途径，实际上涉及多种先进的封装技术，包括封装堆叠（PoP）、芯片堆叠（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引线键合、倒装芯片、微凸点等其他封装工艺。3D SiP 的基本概念正是将可能实现的多种功能集成于一个系统中，包括微处理器、存储器、模拟电路、电源转化模块、光电器件等，还可能将散热通道等部件也集成在封装中，最大程度的体现 SiP的技术优势。

3.2 硅通孔 TSV 技术

硅通孔（TSV）技术是三维系统级封装的关键技术，其工艺流程根据 Via 形成的工序可以分类为 Via First、Via Middle、Via Last和Via after Bonding 四类，图 ６ 为 Yole Dévelopment 总结的 TSV 主要技术方案的分类。

目前为止，关于 TSV 技术的研究已经展开的较为全面，不同 TSV 的工艺方案从孔刻蚀、孔绝缘、阻挡层和种子层淀积、3D 光刻、孔填充、背面工艺和薄圆片操作等方面都对 TSV 工艺的各个步骤进行了深入的研究。例如，IBM 采用 Face-to-Back 方法对基于 SOI CMOS 工艺的圆片进行垂直堆叠，采用氧化物熔融键合（Oxide Fusion Bonding）实现圆片堆叠。圆片键合以前，上圆片完成中道工艺（Middle of the Line Processing），下圆片制作完成。圆片键合以后，再在上圆片以上采用标准 BEOL 工艺制作两层互连金属层。IBM 还提出了 TSV 的硅支撑片（Silicon Carrier）技术，并进而提出了硅基封装的思想，用于系统级封装。

韩国三星电子发表了采用穿透硅通孔技术制作出容量为 8 Gb 的DDR3 动态随机存储器。其在主芯片（Master Chip）上垂直堆叠了 3 个从芯片（Slave Chip），每个芯片之间使用数量约为 300 的 TSV 实现互联。与二维结构的封装（QDP）相比，三维集成后静态功耗降低 50%，动态功耗降低 25%，I / O 端口传输速度从 10 6 6Mbps 提高到 1 600 Mbps。

台积电（ T S M C ） 公司开发出 300 mm 圆片的 TSV 三维堆叠技术， 核心技术包括T S V 、再布线层（ R e w i r i n g Layer）、微凸点和芯片/圆片三维堆叠，并评估了半导体芯片三维集成在器件性能和可靠性的影响。TSMC 计划采用 28nm 或更先进的工艺量产 3D 芯片，并希望 1～2 年内在全球最早实现量产，同时认为设计技术、测试技术和足够的热机械强度是实现 3D 芯片量产的关键。

以上只是列出了 IBM、三星和台积电三家主要的 TSV 研发状况。除此以外，在全球范围内，来自北美、欧洲和亚洲等多地区的研究机构都对TSV的工艺进行了多方面的研发，其中包含半导体集成制造商、集成电路制造代工厂、封装代工厂、新兴技术开发商、大学与研究所以及技术联盟。

表 2 列举出了几个具有代表性的全球范围针对 TSV技术开发的公司及研究机构及其主要工艺特点与应用。

4 国内先进封装技术

先进封装技术已经成为国内半导体行业发展的重中之重，这在国务院 2014 年6 月颁布的《国家集成电路产业发展推进纲要》中有着明确的体现。该纲要明确指出到 2015年要达到中国厂商占有约 30% 的先进封装收入的目标。

尽管如此，到目前为止，关于 3D 集成的封装技术还有很多的不确定性。例如，这些先进的封装技术和配置将在何时以何种形式的到真正的应用，在所有参与的厂商中谁将占据主导地位，中国在其中又将扮演什么角色。然而，在制定任何战略或流程变革之前，必须考虑先进封装市场的过去的发展里程和未来的发展方向。

根据超越摩尔市场研究和战略咨询公司 Yole Développement 的报告，受强大的半导体市场前景和对政府强有力支持的先进封装能力的积极投资驱动，预计中国的先进封装收入在 2020 年将达到 46 亿美元，而2015 年为 22 亿美元。在此期间，这个市场呈现出令人印象深刻的 16％ GAGR。

在此背景下，中国政府正在通过资金和国家集成电路政策做出重大努力，并采取积极的增长战略，使中国成为集成电路设计和制造中心。到 2030 年的目标是成为所有初级 IC 工业供应链领域的全球领导者。

在技术方面，国内骨干的集成电路封装企业（如长电科技、南通富士通、天水华天等）在先进封装技术的开发、储备、应用上得到了长足发展，在某些方面开始对国际封装企业巨头开始形成了挑战。同时，像安靠上海这种外商在中国投资的企业，也在积极地推动先进封装在中国的发展，安靠上海在 WLP、 Bumping、SIP、3D NAND、超多层芯片堆叠方面都取得了很大的进步，也支持了国内设计企业和存储企业的发展。

同期，国内的研究机构在多年坚持跟踪国际研究动态的基础上，结合国内产业的现状，在紧密联系产业界的同时，也提出了在 SiP 技术领域的研究方向。

在三维封装技术方面，以 CMOS Image Sensor封装为主要应用的 TSV 应用在国内多家封测企业也有实现。在先进封装技术前沿领域的研究方面，例如封装材料界面机理、封装工艺过程和装备原理等，多家研究所和大学都开展过多方面的工作。但是，将系统级封装作为主要的研究方向，同时持续多年在系统级封装和先进封装技术领域进行研究的机构相对较少，与国外的研究机构相比获得的资源和拥有的研究实力有较大的差距。

5 结语

本综述对集成电路封装技术的背景、发展历程、未来的发展趋势以及国内封装技术的总体情况进行了较为全面的概括。先进封装技术的实现目前还面临着许多的技术挑战，而未来的集成电路封装市场不可能一蹴而就。

总体上，无论是 IDM、代工厂、还是外包封装/测试厂商，对于未来先进封装技术总是在不断地向前推进过程中。近期来看，半导体公司将逐渐从倒装芯片和 2D 技术转向，将 2.5D 和 3D技术整合到其芯片中。到 2022 年，后一种技术将占先进封装市场的 20％～30％，但是成本仍然是一个严峻的问题。

此外，还有行业内的硬性转向，到 2022 年，2.5D 和 3D 技术将占到先进封装市场的 50％ 以上，多个行业参与者将采用 3D 技术，并通过合作加强先进封装技术的整体生态。

未来，实施成本将得到大幅度降低。考虑到生产成本的下降速度不够快，以及包含 2.5D 和 3D芯片（例如可穿戴设备）应用，潜在终端市场已经引起了早期蜂鸣。但目前来看发展仍然缓慢，所以更缓慢且稳定的转变在未来将是更为可能的一种发展态势。

审核编辑 黄宇