导入栅极屏蔽结构 沟槽式MOSFET功耗锐减

　　更高系统效率和功率密度，是现今数据和电信电源系统设计的首要目标。为达此一目的，半导体开发商研发出采用栅极屏蔽结构的新一代沟槽式金属氧化物半导体场效电晶体（MOSFET），可显著降低全负载及轻负载时的功率损耗。

　　如何得到更高的系统效率和功率密度，是现代数据和电信电源系统的核心关键，因为一个小而高效率的电源系统，可以有效节省空间与能源费用。从拓扑结构的角度来看，变压器将交流电转换成直流电的同步整流，是许多应用中开关电源二次侧的主要模组架构，此能改善能源转换中的导通损耗和开关损耗。从元件的角度来看，功率金属氧化物半导体场效电晶体（MOSFET）在过去十年有长足的进步，也因而衍生出新的拓扑结构和高功率密度电源。同步整流MOSFET之主要需求如下：

　　。低沟槽通态电阻RDS（ON）

　　。低栅极电荷QG

　　。低反向恢复电荷QRR和共源极输出电容COSS

　　。较不活跃的体二极体特性

　　。低闸漏电Qgd/栅极电荷Qgs比

　　封装方式影响MOS功耗

　　目前有半导体厂商采用栅极屏蔽（Shielded Gate）技术，设计出高功率的MOSFET，如快捷半导体的PowerTrench MOSFET。本文以PowerTrench MOSFET为例，对于伺服器电源的同步整流或电信整流器的功率损耗深入分析。

　　。导通损耗

　　如果MOSFET产品的导通电阻和汲极电流低于二极体的正向电压降，同步整流的功率损耗也会较低。因此，二次侧的同步整流是提高系统效率的极佳解决方案。透过下列公式1，可以计算出导通损耗：

　　公式1

　　利用现今主流的中电压MOSFET技术，依额定电压进行TO-220标准封装，可使RDS（ON）降低至1？2毫欧姆（mohm），而高电压 MOSFET相关的封装电阻，目前则尚未受到重视。不同于高电压MOSFET，中电压MOSFET的封装本身由于打线（Bonding）、接脚 （Lead）和源极金属（Source Mental）等因素，也占了总阻抗的一部分。透过Power56等SMD封装，可以显著降低中电压MOSFET的总导通电阻，并同时降低封装电感以减少电压突波。

　　。栅极驱动损耗

　　栅极驱动器驱动损耗与栅极电荷QG息息相关。在低电压应用中，驱动损耗可能占总功率损耗的大部分，因为相较于高压开关，此时电压开关仅有极低的导通损耗。在轻载情况下，导通损耗最小，故驱动损耗更为重要。众所周知，透过下列公式2可以计算出驱动损耗：

　　公式2

　　在同步整流中，电流于导通期间从MOSFET的源极流到汲极，而在死区时间（Dead Time）则流经体二极体。由于MOSFET是软开关，在开关的开启和关闭瞬间dVds/dt为零，所以同步整流时电源MOSFET的栅极-源极电压并没有高原区。因此，在SR、QSYNC间产生的栅极电荷，其大小约等于栅极电荷之栅极-漏极QGD减去总栅极电荷QG。如表1所示，最新栅极屏蔽沟槽 MOSFET的QSYNC相较于传统沟槽栅极MOSFET与75V/3.3m对照元件，可分别降低28%与34%。图1显示上述三种元件的驱动损耗和导通损耗之损耗率比较。测试环境为12伏特（V）同步整流平台，栅极驱动电压为10V，开关频率为100kHz。其中两个同步开关，在10%输出负载条件下，其栅极驱动损耗是导通损耗的三倍以上。由图1可知，栅极屏蔽MOSFET可以大大降低在轻负载条件下因为小QSYNC所产生的驱动损耗。

　　

　　图1　依输出负载的损耗率比较

　　。体二极体损耗

　　在死区时间，体二极体为导通。体二极体导通时会产生可观的功率损耗，因为相较于MOSFET通道，P-N接面造成的电压降更高。体二极体在死区时间导通所造成的功率损耗，会明显降低整体效率，特别是在低电压和高频率时，其导通损耗可由公式3得知：　

　　公式3

　　在MOSFET关闭瞬间，反向恢復电荷Qrr会消失，而共源极输出电容COSS会充电至满足二次侧的转换电压为止。二极体反向恢復电荷Qrr，在开关关闭时也会造成功率损耗。因体二极体特性产生的功率损耗可由公式4得知：

　　公式4

　　输出电容中储存的电荷QOSS也会造成功率损耗，并与开关频率和VDS成正比。因COSS造成的功率损耗可由公式5求出：

　　公式5

　　电压突波（Spikes）的影响

　　实际应用中，缓冲器可用于控制最大额定漏极-源极电压之电压突波，在此情况下，额外的功率损耗是不可避免的。此外，在轻负载时缓冲器造成的功率损耗也是不可小觑。除了电路板设计的良窳，元件特性也会影响电压突波等级。在同步整流中，反向恢复期间体二极体的软度就是一个主要的元件参数。二极体的反向恢复特性，基本上在元件设计阶段就已决定。

　　寄生电感会严重影响MOSFET的开关特性，通常会导致开关损耗增加并使其偏离预期的性能。因元件封装和电路Layout而产生寄生电感，为电路必然现象。封装的电感大部分源于接脚长度，业界标准的通孔TO-220封装通常会有7nH的接脚电感，但 PQFN56 SMD封装却仅有1nH。另外还有电路Layout产生的寄生电感和电容。在电路Layout中，线间距1公分约会产生6？10nH的电感。这些寄生电感直接影响到体二极体的反向恢复特性和电压突波峰值。在资料表中的体二极体恢复电荷是COSS位移电流之总和，包括回收的少数载流子的电流，以及从测试电路的公共源极电感产生的反应电流。图2所示为根据各种常见源极电感模拟之体二极体反向恢复过程波形；很明显地，较高的电感将导致较大的Qrr和更高的峰值电压。若是使用1nH源极电感之Power56 SMD封装，峰值电压将可从59.2V降低到55.6V。因此，如何尽量减少源极电感，成为改善系统效率的主要关键。

　　

　　图2　根据源极电感得出之体二极体的反向恢复波形比较

　　栅极屏蔽MOSFET性能跃进

　　现今厂商已开发出许多新技术，可提高RDS（ON）×QG FOM，其中主要针对导通阻抗中电压MOSFET（BVDSS

　　

　　图3　传统沟槽栅极MOSFET（左）与采用屏蔽栅极技术的沟槽MOSFET（右）之垂直结构

　　由于轻负载时的效率日益重要，栅极驱动损耗与缓冲器损耗也变得更加重要。因此，低QSYNC与高软度的体二极体成为改善同步整流效率的重要因素。然而，RDS（on）仍是应用中的关键参数。图4显示表1中三个元件在600W相移式（Phase-shifted）全桥转换器同步整流系统的效率比较。在轻负载条件下，使用最新栅极屏蔽沟槽MOSFET的系统总效率为95.36%，在全负荷状态下则是95.34%。由于低驱动损耗和关断切换损耗，在10% 的负载下采用栅极屏蔽架构的MOSFET系统总效率，相较于传统沟槽栅极MOSFET和75V/3.3mOhm对照组，分别高出0.1%和0.19%。从图4效率比较结果明显可知，栅极屏蔽沟槽MOSFET在全负荷和轻负荷条件下，都能显著减少功率损耗，并结合小QSYNC和快速切换的软反向恢复体二极体性能，可以大大提高同步整流效率。

　　

　　图4　在600W时的同步整流效率比较

　　（本文作者Won-suk Choi/Dong-wook Kim/Dong-kook Son皆任职于快捷半导体）