AI应用致复杂SoC需求暴涨，2.5D/Chiplet等先进封装技术的机遇和挑战

电子发烧友网报道（文/吴子鹏）先进封装包括倒装焊、2.5D封装、3D封装、晶圆级封装、Chiplet等，过去几年我国先进封装产业发展迅猛。根据中国半导体协会的统计数据，2023年我国先进封装市场规模达1330亿元，2020年-2023年期间的年复合增长率高达14%。不过，目前国内先进封装市场占比仅为39.0%，与全球先进封装市场占比48.8%相比仍有较大差距，尚有较大提升空间。

 
受益于AI产业大发展，目前全球先进封装产能吃紧。随着AI、自动驾驶等应用对芯片性能要求越来越高，后续全球和中国先进封装产业仍有巨大的发展空间。在以“共筑先进封装新生态，引领路径创新大发展”为主题的第十六届集成电路封测产业链创新发展论坛(CIPA 2024)上，专设“芯片设计与先进封装技术专题论坛”，探讨先进封装的技术发展，以及先进封装如何赋能复杂SoC设计等产业前沿问题。
 

Chiplet技术创新的挑战

Chiplet是先进封装重要组成部分，通常被翻译为“芯粒”或“小芯片”，凭借高性能、低功耗、高面积使用率等优势，Chiplet被认为是延续摩尔定律“经济效益”的有效手段。
 
芯和半导体联合创始人&总裁代文亮博士指出，Chiplet让复杂SoC的创新速度明显加快。过往，传统SoC的迭代速度是18-24个月。在Chiplet技术的帮助下，科技巨头和芯片巨头每3个月，或者是每半年就会发布一款新品，创新速度明显提升。更为重要的是，Chiplet让算法的支持更加高效灵活，不需要全部推倒重来设计芯片，只需要替换其中的计算单元即可，显著提升了芯片创新对算法支持的普适性。
 

芯和半导体联合创始人&总裁代文亮博士

 
当然，作为芯片创新的革命性技术，Chiplet技术发展也面临着一些挑战，比如Chiplet在晶圆管理方面提升了连接复杂性、时间敏感性；管理多颗芯粒的规格可能给芯片良率带来一定的挑战；Chiplet在芯片制造方面的成本还需要得到优化等。
 
对此，代文亮博士特别提到了Chiplet设计的复杂性，涉及可行性、可优化性、可实现性等问题。他认为，Chiplet后期的发展模式Chiplet Store，满足连接标准的Chiplet都可以参与到复杂SoC创新中。以MCU厂商为例，原本MCU并不需要做大规模的复杂SoC，但是MCU是复杂SoC里重要的一部分，因此相关厂商可以将MCU打造成为满足连接标准的Chiplet。因此，对于Chiplet发展来说，生态系统是非常重要的，EDA、Fabless、IDM、晶圆代工厂要高效沟通，这也是芯和半导体打造Chiplet先进封装平台的主要原因。
 
进一步来看，要想高效利用Chiplet，离不开先进封装技术。Chiplet让芯片可分解成特定模块，按封装介质材料和封装工艺划分，Chiplet的实现方式主要包括以下几种：MCM、2.5D封装、3D封装。苏州通富超威半导体有限公司封装开发经理何志丹表示，无论是何种先进封装形式，要做的就是通过基板将Chiplet转移到PCB板上。目前，Chiplet是“以大为美”，封装尺寸越做越大，那么一个明显的问题就是翘曲。
 

苏州通富超威半导体有限公司封装开发经理何志丹

 
传统贴片机和回流焊的方式，翘曲只有10微米左右，挑战和影响并不大。在容纳Chiplet的大封装里，翘曲会达到150-200微米，因此传统的封装形式已经不适用于Chiplet。何志丹指出，目前新产品的基板层数达到20层，甚至会达到26-28层，这也就意味着翘曲将会出现更加严重的问题，给引线焊接带来了更大的挑战。应对翘曲，玻璃基板是一个非常好的方式，但玻璃基板依然在探索阶段。
 
大尺寸封装带来的第二个问题是散热。先进封装芯片在能满足高性能计算、人工智能、功率密度增长需求的同时，散热问题也变得更加复杂。因此，解决芯片封装散热问题是一项至关重要的任务。何志丹提到，今天我们听到芯片的功耗，很多是600W、800W，功耗是非常高的。将芯片做薄，提升铜层覆盖率是一个好的散热解决方案。但更大更薄的芯片就会产生更严重的翘曲，更加不利于焊接。通富超威半导体在解决散热方面的一个解决方案是在TIM材料上采用面积大、热度小的材料。
 

先进封装赋能大算力芯片创新

赋能高性能计算是先进封装技术发展的主要推动力，反过来说，先进封装是打造大算力芯片的重要手段。天芯互联产品总监张伟杰表示，当前算力每12个月翻一倍，算力高能效是非常重要的，需要先进封装实现高集成、高密度，并要求供电模块实现小型化。
 

天芯互联产品总监张伟杰

 
在先进封装方面，2.5D/3D封装是产业后续发展的方向，板级扇出也能提升系统性能。天芯互联目前正在做这方面的工作，比如该公司在先进封装与系统集成解决方案方面提供工艺流程、仿真服务、封装仿真等服务。张伟杰以一款5nm芯片为例，基于天芯互联的方案，在5500×4800um的Wafer上实现4颗AI计算die的互联，打造多核架构，能够减少Fan-out信号数量，降低基板难度。
 
基于Chiplet和先进封装技术的大算力芯片，一个重要的特性是异构集成，因此电源网络会越来越复杂，如何优化电源也是重要一环。张伟杰称，从数据中心的电源架构来看，从380V交流转换到220V和直流，然后再转换到48V供电。同时，在新的供电架构下，48V依然会转化为0.8V或者是1.2V，要保证效率，电流就会非常大，对于电源模块的散热和通用能力有更高的要求。天芯互联能够依托晶圆级封装（WLP）、系统级封装（SiP）和板级扇出封装(FOPLP)平台提供领先的电源系统方案。比如在板级扇出封装(FOPLP)平台里，天芯互联把GaN、控制芯片和电感合封，不仅效率更高、体积更小，而且还可以实现共同散热。
 
在高性能计算芯片方面，最典型的例子是GPGPU。当前，GPGPU依然是AI训练任务的基石。根据Verified Market Research预测，2028年全球GPU市场规模将达到2465.1亿美元，主要应用领域包括AI、数据中心和智能汽车等。芜湖立德智兴半导体有限公司CTO李元雄专门分析了万亿晶体管级的GPU芯片如何通过先进封装技术来实现。
 

芜湖立德智兴半导体有限公司CTO李元雄
 

李元雄指出，万亿晶体管规模的GPU的实现方式就是横向扩展和堆叠。在堆叠方面，英特尔公司采用的是3D封装技术Foveros，可以在处理器制造过程中以垂直方式堆叠计算模块，而不是传统的水平方式。台积电则采用了SoIC（系统级集成单芯片），能够在创造键合界面让计算模块可以直接堆叠在芯片上。封装技术主要指标为凸点间距，凸点间距越小，封装集成度越高、难度越大。台积电的3D SoIC的凸点间距最小可达6um，居于所有封装技术首位。为了实现这种堆叠，还需要配套的连接技术，比如台积电使用的高密度硅通孔（TSV），和高精度纳米级的混合键合（Hybrid bonding）。
 
在横向拓展上主要手段有扇出型晶圆级封装工艺等，需要重构晶圆，挑战在于保证重构晶圆达到一定的精度。立德智兴提供了一款关键设备，不仅提升了重构晶圆的精度，还提供自动光学检测，来提升芯片的可靠性。
 

结语

先进封装是当前和未来芯片产业发展的重点，是打造高性能计算芯片的主要手段。当然，无论是Chiplet，还是2.5D/3D封装，都有一些额外的挑战，比如大封装的翘曲和散热，异构集成的供电等问题。产业界依然在探索如何用更好的方式实现先进封装，这也需要制造和封装巨头起到更好的引导作用，先进封装需要标准引领。