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数字频率计_2015年全国大学生电子设计大赛F题技术报告
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2016-03-15
林祥纳
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本设计是基于 FPGA 的数字频率计，利用 Verilog 硬件描述语言设计实现 了频率计内部功能模块，在软件平台 Quartus 上完成逻辑仿真。前端信号输入 调理采用宽带放大器 AD8099 对微弱信号进行放大，经过高速比较器 TLV3501 整形后变成大小，波形都适合 FPGA 直接处理的信号。
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