最新Chiplet互联案例解析 UCIe 2.0最新标准解读

单个芯片性能提升的有效途径  

  随着半导体制程不断逼近物理极限，越来越多的芯片厂商为了提升芯片性能和效率开始使用Chiplet技术，将多个满足特定功能的芯粒单元通过Die-to-Die互联技术与底层基础芯片封装在一起，形成一个系统级芯片。  

  在单个芯片内部，基于Chiplet架构的IO Die、Die-to-Die互联技术是增强单个芯片性能和性价比的关键途径。片内的高速互联可以大大降低数据传输的延迟和功耗。通过高速的内部互联，不同的功能模块可以快速共享数据，优化内存访问和计算资源的分配，提高整体能效比。简而言之，Chiplet架构下的内部高速互联，为芯片算力的提升开辟了新的可能。  

AMD EPYC Zen 5系列Chiplet案例

 

（Source：AMD 5th Gen EPYC 处理器白皮书）   近期才发布的AMD 代号为“Turin” Zen 5 架构的 EPYC 服务器处理器，使用台积电3nm/4nm工艺制造，主频高达5Ghz。Turin 有两种版本：一种配备Zen 5 内核（支持多达128内核、256线程），另一种配备 Zen 5c内核（支持多达192内核，384线程）。AMD继续沿用了Central IOD（IO Die）的设计架构，保持了上一代6nm的工艺。

（Source：AMD 5th Gen EPYC 处理器白皮书）   上图所示，AMD运用Chiplet技术将CPU与IO Die创新路径解耦，这些芯片可以按照自己的制程进行开发及演进。通过模块化方法，可以灵活扩充/搭配CCD (CPU Die) 和IO Die，以创建满足工作负载需求的专业处理器。（按需配置低配版8内核到高配版192内核的处理器）。   随着CPU性能的提升，IO Die 也在不断发展以适应需求，更多的内核需要更多的I/O带宽从而支持12个DDR5-6000内存控制器、PCIe Gen 5 I/O以及AMD Infinity Fabric互连。  

上图表述了通过Central IO Die 可以灵活扩充CPU内核的数量，从而集成从低性能到高性能服务器的芯片（以AMD Zen 5系列架构产品系列为例）

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随着系统规模的不断扩大，我们需要将众多不同的小单元（如计算单元、存储单元、功能单元等）整合成更大规模的系统。为此，迫切需要一种从芯片内部到整个系统层面的统一互联架构。虽然国际顶尖厂商已经推出了各自的解决方案，但行业的发展趋势表明，厂商之间的合作已成为主流。因此，实现不同厂商间的互操作性变得至关重要。这就要求我们构建一个基于第三方产品的统一互联架构，以及开放的标准和生态系统。通过这种分工协作的模式，我们可以打造一个开放且繁荣的生态系统，使得各厂商能够根据自己的专长（如计算、软件开发、接口技术等）进行有效合作，共同推动行业的进步。（推荐阅读：万卡集群时代，互联成为核心）

Die-to-Die片内互联：UCIe互联标准

  Die-to-Die 互联是Chiplet架构的核心基础，它为芯片内部不同Die之间的紧密协作提供了传输的接口。Universal Chiplet Interconnect Express  (UCIe) 是一种开放的行业互联标准，可在 Chiplet 之间提供高带宽、低延迟、节能且经济高效的封装内连接。    

  自2012年成立以来，UCIe 的既定目标是为Chiplet建立一个开放且无处不在的生态系统。无论这意味着简单地将某些物理方面标准化以简化制造，还是实现真正的混合匹配设置。在这样的生态系统中，客户可以自由地从多家芯片制造商那里挑选使用Chiplet构建的芯片模块，而这些都需要一个强大的基础标准来支撑。   UCIe技术被用于连接多个芯片Die、内存控制器和其他计算资源，形成一个高度集成的系统。这种集成方式允许不同的计算单元之间通过高速的数据通道进行通信，从而提高整体系统的处理能力和效率。此外，使用UCIe技术还可以实现动态功耗管理，通过在不同计算单元之间动态调整功率分配，以优化系统的能效比。   UCIe 1.1 于2023年8月发布覆盖涵盖了芯片到芯片之间的I/O 物理层、协议和软件堆栈等规范。之后时隔1年，UCIe 2.0规范正式发布。UCIe 2.0规范引入了对可管理性标准化系统架构的支持，并全面解决了系统级封装（SiP）生命周期中跨多个芯粒的可测试性、可管理性和调试（DFx）的设计难题。  

（上图为直播内容预告）

  想了解更多关于Chiplet&互联技术趋势以及UCIe 最新标准解析？   资深电子媒体人张国斌与奇异摩尔彧博邀您于11月5日晚19点-20点30分 共探Chiplet&互联趋势~

 

演讲主题

AIGC时代：探索Chiplet互联趋势与Die-to-Die接口技术

演讲嘉宾

王彧博士：奇异摩尔高级设计经理

奇异摩尔集成电路设计有限公司高级设计经理，近十年半导体产业经验，主要研究领域为高速互联接口集成电路设计，设计并量产PCIe、DDR、MIPI等多种高速接口，在ISSCC、JSSC、TCAS等集成电路设计顶级会议和期刊上发表论文十余篇，申请和授权国内外专利6项。

关于我们

AI网络全栈式互联架构产品及解决方案提供商 

奇异摩尔，成立于2021年初，是一家行业领先的AI网络全栈式互联产品及解决方案提供商。公司依托于先进的高性能RDMA 和Chiplet技术，创新性地构建了统一互联架构——Kiwi Fabric，专为超大规模AI计算平台量身打造，以满足其对高性能互联的严苛需求。

我们的产品线丰富而全面，涵盖了面向不同层次互联需求的关键产品，如面向北向Scale out网络的AI原生智能网卡、面向南向Scale up网络的GPU片间互联芯粒、以及面向芯片内算力扩展的2.5D/3D IO Die和UCIe Die2Die IP等。这些产品共同构成了全链路互联解决方案，为AI计算提供了坚实的支撑。

奇异摩尔的核心团队汇聚了来自全球半导体行业巨头如NXP、Intel、Broadcom等公司的精英，他们凭借丰富的AI互联产品研发和管理经验，致力于推动技术创新和业务发展。团队拥有超过50个高性能网络及Chiplet量产项目的经验，为公司的产品和服务提供了强有力的技术保障。我们的使命是支持一个更具创造力的芯世界，愿景是让计算变得简单。奇异摩尔以创新为驱动力，技术探索新场景，生态构建新的半导体格局，为高性能AI计算奠定稳固的基石。