数字锁相环:二阶环的FPGA实现

一.依据模拟环设计数字环

根据信号与系统的分析理论，一个系统完全由系统函数来确定，因此我们可从系统函数的角度出发，找到模拟电路与数字电路的转换关系，最终根据环路滤波器的数字域系统函数进行数字化设计。

1.1从模拟到数字——双线性变换

连续时间系统H(s)的极点有两种情况：单重节点和多重节点。但是一个多重节点环节可以看成由多个单重极点环节级联构成。例如，对二重极点的系统，有

H ( s ) = A ( s − p ) 2 = A s − p A s − p H(s)=frac{A}{(s-p)^2}=frac{sqrt{A}}{s-p}frac{sqrt{A}}{s-p} H(s)=(s−p)2A=s−pA s−pA 

因此，可以将一阶环节

A s − p = K a s − p frac{sqrt{A}}{s-p}=frac{K_a}{s-p} s−pA =s−pKa

看成构成 H ( s ) H(s) H(s)的最基本环节，其中， K a K_a Ka为基本环节的增益。它对应于一阶微分方程

d y ( t ) d t − p y ( t ) = K a x ( t ) frac{dy(t)}{dt}-py(t)=K_ax(t) dtdy(t)−py(t)=Kax(t)

其系统结构如图1所示。对该系统离散化，主要是对系统中的积分运算离散化。

 

图 1 图1 图1

一次积分运算可以用梯形作数值计算，即

将上式第二行的积分用梯形法近似，则有

 

该式为一次积分运算离散化后的数值计算公式，其中的T为采样间隔。将自变量中的符号 T T T隐去，可写成差分方程的习惯表示形式

y ( n ) = y ( n − 1 ) + T 2 [ x ( n − 1 ) + x ( n ) ] y(n)=y(n-1)+frac{T}{2}[x(n-1)+x(n)] y(n)=y(n−1)+2T[x(n−1)+x(n)]

两边取单边 z z z变换，并考虑到当 y ( n ) = 0 ， n ＜ 0 y(n)=0，n＜0 y(n)=0，n＜0有

Y ( z ) = z − 1 + T 2 [ z − 1 X ( z ) + X ( z ) ] Y(z)=z^{-1}+frac{T}{2}[z^{-1}X(z)+X(z)] Y(z)=z−1+2T[z−1X(z)+X(z)]

对上式进行整理，得到一阶环节的离散系统函数

H 1 ( z ) = Y ( z ) X ( z ) = T 2 1 + z − 1 1 − z − 1 H_1(z)=frac {Y(z)}{X(z)}=frac{T}{2}frac{1+z^{-1}}{1-z^{-1}} H1(z)=X(z)Y(z)=2T1−z−11+z−1

也就是说，一次积分单元离散后，是上式描述的离散系统。
对连续一阶系统离散化后，可以得到其系统结构如下图所示

 

根据上图，可求得离散的系统函数为

H i ( z ) = K a H 1 ( z ) 1 − p H 1 ( z ) H_i(z)=frac{K_a H_1(z)}{1-pH_1(z)} Hi(z)=1−pH1(z)KaH1(z)

 

将此式与连续的一阶环路做对比，得出连续时间系统和离散时间系统之间的转换公式

1.2 环路滤波器的数字化

有了系统函数转换表达式，即可获得各种模拟环路滤波器所对应的数字化系统函数表达式，进而获取其数字化实现结构。
对于有源比例环路积分滤波器（理想积分滤波器）来讲，其数字化系统函数为

F ( z ) = 1 + s τ 2 s τ 1 = 2 τ 2 + T 2 τ 1 + T τ 1 z − 1 1 − z − 1 F(z)=frac{1+s au_2}{s au_1}=frac{2 au_2+T}{2 au_1}+frac{T}{ au_1}frac{z^{-1}}{1-z^{-1}} F(z)=sτ11+sτ2=2τ12τ2+T+τ1T1−z−1z−1

由于在二阶锁相环路中，理想二阶环路具有共他两种环路无法比拟的优异性能，因此接下来主要讨论这种环路滤波器及其构成的锁相环路。
对于上式，令

 

则上式变换为

 

其对应的系统结构可用下图来表示

 

1.3 理想二阶环的参数设计

各项参数如下：

软件：Quartus prime 18.0

FPGA系统工作时钟速率=系统采样频率 f s f_s fs= 8 k H z 8 kHz 8kHz

数字震荡器固有频率 f o = 400 H z f_o=400Hz fo=400Hz

输入为10bit二进制补码数据

输出为10bit二进制补码数据

鉴相乘法器输出位宽：19比特

鉴相滤波器系数位宽：8比特

鉴相滤波器输出数据位宽：30比特

环路增益K=34 Hz

NCO频率字位宽：30比特

NCO相位字位宽：35比特

为便于比较，我们仍根据一阶环实例要求进行设计。根据前面的分析，理想二阶环的FPGA实现过程，不过是在一阶环的基础上增加一个环路滤波器功能模块而已。
quadquad 根据前面的推导，求取环路滤波器系数C1、C2的值，需要获取采样周期 T T T，以及滤波器时间常数 τ 1 τ_1 τ1、 τ 2 τ_2 τ2的值。由于系统采样频率 f s = 8000 H z f_s=8000Hz fs=8000Hz， T = 1 / f s = 1 / 8000 T=1/f_s=1/8000 T=1/fs=1/8000s。需要注意的是， τ 1 τ_1 τ1、 τ 2 τ_2 τ2是典型的模拟环路滤波器参数，这也是为什么我们将目前的方法称为依据模拟环设计数字环的原因。

如何计算 τ 1 τ_1 τ1、 τ 2 τ_2 τ2？根据第前面关于环路滤波器的讨论，从环路相位裕度参数出发设计这两个参数，而相位裕度与阻尼系数ξ直接相关。根据图6-38的仿真结论，一般取阻尼系数ξ=0.7。对于理想二阶环来讲

ω n = K τ 1 ω_n=sqrt{frac{K}{ au_1}} ωn=τ1K ξ = τ 2 2 K τ 1 ξ=frac{ au_2}{2}sqrt{frac{K}{ au_1}} ξ=2τ2τ1K

注意，在上式中， K K K的单位为 r a d / s rad/s rad/s， ω n ω_n ωn的单位为 r a d / s rad/s rad/s。现在，我们已经获取了环路增益参数（ K = 34 H z = 213.6283 r a d / s K=34 Hz=213.6283 rad/s K=34Hz=213.6283rad/s）、阻尼系数（ ξ = 0.7 ξ=0.7 ξ=0.7），还需要获取一个参数，比如 τ 1 、 τ 2 τ_1、τ_2 τ1、τ2之间的关系，才能计算出最终的时间常数值，进而计算出 C 1 、 C 2 C1、C2 C1、C2的值。
quadquad 根据模拟环路的性能分析，环路滤波器 3 d B 3dB 3dB截止带宽的大小直接影响到 V C O VCO VCO输出的信号质量，要计算出 τ 1 、 τ 2 τ_1、τ_2 τ1、τ2之间的关系，需要首先确定环路滤波器3dB截止带宽的 f c f_c fc大小。根据前面的分析，取 f c = 10 H z f_c=10 Hz fc=10Hz（注意，公式中的截止频率单位为Hz），则有

10 = 2 2 τ 1 2 − 2 τ 2 2 10=sqrt{frac{2}{{2}{ au_1^2-2 au_2^2}}} 10=2τ12−2τ222

结合前面的公式，带入 K , ξ K,ξ K,ξ的值，得到 τ 1 , τ 2 au_1, au_2 τ1,τ2的值，再根据 τ 1 、 τ 2 τ_1、τ_2 τ1、τ2的值，分别计算环路滤波器系数C1，C2。

1.4 理想二阶环的 V e r i l o g H D L Verilog HDL VerilogHDL设计

这里只介绍二阶环的环路滤波器的 v e r l i o g verliog verliog 设计，由前面推导得到的二阶锁相环的Z域公式，将Z域公式转换到时域中，才能转换为我们可以用的形式。

F ( z ) = Y ( z ) X ( z ) = C 1 + C 2 z − 1 1 − z − 1 F(z)=frac{Y(z)}{X(z)}=C_1+frac{C_2 z^{-1}}{1-z^{-1}} F(z)=X(z)Y(z)=C1+1−z−1C2z−1

令

C 2 z − 1 1 − z − 1 X ( z ) = D ( z ) frac{C_2 z^{-1}}{1-z^{-1}}X(z)=D(z) 1−z−1C2z−1X(z)=D(z)

由 z z z变换的性质，上式的时域表达式为：

C 2 x ( n ) + d ( n ) = d ( n + 1 ) C_2x(n)+d(n)=d(n+1) C2x(n)+d(n)=d(n+1)

结合整个 Z Z Z域表达式,可得出其最终的时域表达式为：

y ( n ) = C 1 x ( n ) + d ( n ) y(n)=C_1x(n)+d(n) y(n)=C1x(n)+d(n)

具体实现代码如下：

 

 

/*

MODULE DECLARATION

*/
module LoopFilter(
rst,
clk,
pd,
frequency_df
);




/*

FUNCTION DECLARATION

*/


/*

LOCAL PARAMETER

*/


/*

PORT DECLARATION

*/
input  rst;                              //复位信号，高电平有效
input  clk;                              //FPGA系统时钟：8 kHz
input  signed [29:0]  pd;                // 输入数据：8 kHz，数据源来自fir滤波器的输出
output signed [29:0]  frequency_df;      // 环路滤波器输出数据



/*

REG & WIRE DECLARATION

*/
reg signed[29:0]sum_d;
wire signed[29:0]pd_c2,pd_c1,sum;


/ACHIEVEMENT

assign pd_c1={{1{pd[29]}},pd[29:1]};//C1
assign pd_c2={{9{pd[29]}},pd[29:9]};//C2


always @(posedge clk or posedge rst)  
       if (rst)
          sum_d <= 0;
       else
          sum_d <= sum;
  
assign sum = pd_c2 + sum_d;
assign frequency_df = sum_d + pd_c1;

endmodule

 

 

这里需要说明的是，为了简化运算，C1和C2以移位代替了乘法，所以数值采用了近似的方法。

再结合一阶环中的其他代码，就可以得到完整的二阶环 v e r l i o g verliog verliog代码。

二.二阶环路滤波器仿真相关结论

经过对二阶环的仿真，我们得出了下面的结论：

理想二阶环路增益直接影响环路的锁定性能，当环路参数设定后，环路的最大增益就确定了，当增益超过这个值时，环路不能锁定。

环路能够正常锁定的情况下，增益越大，锁定时间越大，锁定速度越快。

理想二阶环路的捕获带宽在工程设计中是有限的。

仅改变环路增益，对捕获带宽的影响不大。