‌CDCVF2510A 3.3V锁相环时钟驱动器技术文档总结

该CDCVF2510A是一款高性能、低偏斜、低抖动、锁相环 （PLL） 时钟驱动器。该CDCVF2510A使用锁相环 （PLL） 将反馈 （FBOUT） 输出在频率和相位上精确对齐到时钟 （CLK） 输入信号。它专为与同步 DRAM 一起使用而设计。该CDCVF2510A工作电压为 3.3V VCC还提供集成串联阻尼 电阻器使其成为驱动点对点负载的理想选择。

一组10个输出提供10个低偏斜、低抖动的CLK拷贝，输出信号占空比调整为50%，与CLK的占空比无关。输出通过控制（G）输入使能或禁用。当G输入为高电平时，输出与CLK相位和频率切换;当G输入为低电平时，输出被禁用至逻辑低电平状态。当没有输入信号（< 1 MHz）施加到CLK时，器件会自动进入掉电模式;输出进入低电平状态。
*附件：cdcvf2510a.pdf

与许多包含 PLL 的产品不同，该CDCVF2510A不需要外部 RC 网络。片内包含用于PLL的环路滤波器，可最大限度地减少元件数量、电路板空间和成本。

由于它基于PLL电路，因此CDCVF2510A需要稳定时间才能实现反馈信号与参考信号的锁相。在上电和施加固定频率、CLK 上的固定相位信号或对 PLL 基准或反馈信号进行任何更改后，需要此稳定时间。PLL 可以通过捆扎 AV 来绕过CC接地用作简单的时钟缓冲器。

该CDCVF2510A的特点是在 0°C 至 85°C 范围内工作。

特性

• 设计符合并超过 PC133 SDRAM 注册 DIMM 规范修订版 1.1
• 兼容扩频时钟
• 工作频率 20 MHz 至 175 MHz
• 66 MHz至166 MHz时的静态相位误差分布为±125 ps
• 66 MHz至166 MHz时的抖动（cyc-cyc）为|70|PS
• 先进的深亚微米工艺使功耗比当前一代 PC133 器件降低 40% 以上
• 自动频率检测以禁用设备（掉电模式）
• 提供塑料 24 引脚 TSSOP
• 将一个时钟输入分配到一个包含 10 个输出的组
• 外部反馈 （FBIN） 端子用于将输出同步到时钟输入
• 片上25-串联阻尼电阻
• 无需外部 RC 网络
• 工作电压为 3.3 V
• 应用
  • DRAM 应用
  • 基于PLL的时钟分配器
  • 非PLL时钟缓冲器

参数

‌1. 产品概述‌
CDCVF2510A是德州仪器（TI）设计的高性能、低偏移、低抖动的锁相环（PLL）时钟驱动器，专为同步DRAM应用优化。核心特性包括：

• ‌工作频率‌：20 MHz至175 MHz，兼容PC133 SDRAM标准。
• ‌低功耗‌：先进深亚微米工艺，功耗比同类产品低40%。
• ‌集成功能‌：内置25Ω阻尼电阻，无需外部RC网络，简化设计。
• ‌封装‌：24引脚TSSOP（PW封装），支持工业温度范围（0°C至85°C）。

‌2. 关键特性‌

• ‌静态相位误差‌：±125 ps（66 MHz至166 MHz）。
• ‌周期抖动‌：≤70 ps（同频段）。
• ‌自动节能‌：检测输入信号＜1 MHz时进入低功耗模式。
• ‌反馈同步‌：通过FBIN/FBOUT引脚实现零相位误差同步。

‌3. 功能描述‌

• ‌输出控制‌：10路低偏移时钟输出（1Y0-1Y9），由G引脚使能（高电平有效）。
• ‌PLL旁路‌：AVCC接地时可绕过PLL，作为普通时钟缓冲器使用。
• ‌稳定时间‌：上电或频率变化后需1 ms锁定时间。

‌4. 电气参数‌

• ‌供电电压‌：3.3 V±0.3 V，最大耐受4.3 V。
• ‌输出驱动能力‌：±12 mA（高/低电平）。
• ‌动态电流‌：随频率线性增加（见图9-10典型曲线）。

‌5. 应用场景‌

• ‌DRAM模块‌：满足注册DIMM规范。
• ‌时钟分配‌：适用于PLL或非PLL架构的时钟树设计。

‌6. 设计注意事项‌

• ‌布局建议‌：FBIN与FBOUT走线需短（推荐5mm，50Ω阻抗）。
• ‌散热‌：结温限值125°C，热阻θJA=114.5°C/W。