‌CDCVF25084 3.3V 1:8零延迟（PLL）x4时钟乘法器技术文档总结‌

该CDCVF25084是一款高性能、低偏斜、低抖动、锁相环时钟乘法器。它使用 PLL 在频率和相位上将输出时钟精确对齐输入时钟信号，包括 4 的乘法因子。该CDCVF25084在 3.3 V 的标称电源电压下工作。该器件还在输出驱动器中集成了串联阻尼电阻器，使其成为驱动点对点负载的理想选择。

两组4个输出，每个输出组提供CLKIN x 4的低偏斜、低抖动拷贝。所有输出都以相同的频率工作。输出占空比调整为 50%，与 CLKIN 的占空比无关。当没有输入信号施加到 CLKIN 并且输出进入低电平状态时，器件会自动进入掉电模式。与许多包含 PLL 的产品不同，CDCVF25084不需要外部 RC 网络。片内包含PLL的环路滤波器，可最大限度地减少元件数量、空间和成本。
*附件：cdcvf25084.pdf

由于它基于PLL电路，因此CDCVF25084需要稳定时间才能实现反馈信号与基准信号的锁相。在CLKIN上电和施加固定频率信号以及对PLL基准电压源进行任何后续更改后，需要进行这种稳定。

该CDCVF25084的工作温度范围为 –40°C 至 85°C。

特性

• 基于锁相环的四乘法器
• 输入频率范围：2.5 MHz至45 MHz
• 输出频率范围：10 MHz 至 180 MHz
• 兼容 LVCMOS/LVTT I/O
• 低抖动（周期周期）：在75 MHz至180 MHz范围内±120 ps
• 将一个时钟输入分配给两个四路输出的组
• 自动频率检测以禁用设备（掉电模式）
• 采用3.3V单电源供电
• 工业温度范围 –40°C 至 85°C
• 片上25-串联阻尼电阻
• 无需外部 RC 网络
• 扩频时钟兼容 （SSC）
• 采用16引脚TSSOP封装

参数

‌1. 核心特性‌

• ‌PLL架构‌：基于锁相环的4倍时钟乘法器，输入频率2.5 MHz至45 MHz，输出频率10 MHz至180 MHz。
• ‌零延迟同步‌：通过反馈引脚（FBIN）实现输入与输出时钟的相位对齐，典型相位偏移±100 ps（75-180 MHz）。
• ‌低功耗设计‌：单电源3.3V供电，动态电流80 mA（全负载），支持自动断电模式（无输入信号时关闭输出）。
• ‌集成优化‌：内置25Ω串联阻尼电阻，无需外部RC网络，减少元件数量和PCB面积。

‌2. 功能细节‌

• ‌双输出组‌：
  • 两组4路输出（1Y0-1Y3、2Y0-2Y3），每路均带低抖动（±120 ps）和低偏移（150 ps内）。
  • 输出占空比固定为50%，与输入占空比无关。
• ‌工作模式控制‌：
  • 通过S1/S2引脚选择PLL旁路、单组激活或全输出模式（见功能表）。
  • 输入频率<2 MHz时强制输出低电平。

‌3. 电气参数‌

• ‌关键指标‌：
  • ‌抖动性能‌：周期抖动140 ps（180 MHz）、RMS相位抖动26 ps。
  • ‌锁定时长‌：典型2 µs（100 MHz输出）。
  • ‌电源范围‌：3V至3.6V，工业级温度范围（-40°C至85°C）。
• ‌绝对极限‌：
  • 输入/输出电压范围：-0.5V至VDD+0.5V，最大结温150°C。

‌4. 封装与选型‌

• ‌封装选项‌：16引脚TSSOP（PW），尺寸6.5×4.4 mm，支持卷带（2000片/卷）或管装（90片/管）。
• ‌型号后缀‌：
  • PW（标准）、PWR（卷带）、PWRG4（绿色封装），均符合RoHS标准。

‌5. 应用场景‌

• ‌典型用途‌：
  • 通信设备时钟分配、FPGA/处理器多时钟域同步。
  • 支持扩频时钟（SSC），适用于EMI敏感场景。

‌6. 设计支持‌

• ‌测试数据‌：包含相位偏移vs负载电容（图5）、电流vs频率曲线（图9）等实测图表。
• ‌布局建议‌：强调FBIN需直接连接至任一输出引脚以闭合反馈环路。