‌CDC509 3.3V相位锁定环时钟驱动器技术文档总结

CDC509 是一款高性能、低偏斜、低抖动、锁相环 （PLL） 时钟驱动器。它使用 PLL 在频率和相位上将反馈 （FBOUT） 输出精确对齐到时钟 （CLK） 输入信号。它专为与同步 DRAM 一起使用而设计。CDC509 的工作电压为 3.3V VCC设计用于驱动每个输出多达五个时钟负载。

一组包含5个输出，一组包含4个输出，可提供9个低偏斜、低抖动的CLK副本。输出信号占空比调整为50%，与CLK的占空比无关。每组输出都可以通过控制（1G 和 2G）输入单独启用或禁用。当G输入为高电平时，输出与CLK在相位和频率上切换;当G输入为低电平时，输出被禁用至逻辑低电平状态。
*附件：cdc509.pdf

与许多包含 PLL 的产品不同，CDC509 不需要外部 RC 网络。片内包含用于PLL的环路滤波器，可最大限度地减少元件数量、电路板空间和成本。

由于CDC509基于PLL电路，因此需要稳定时间才能实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号之后，以及PLL基准或反馈信号发生任何变化后，需要此稳定时间。PLL 可以通过捆扎 AV 来绕过 PLL 进行测试CC到地面。

CDC509 的工作温度范围为 0°C 至 70°C。

特性

• 使用 CDCVF2509A 作为此设备的替代品
• 用于同步DRAM应用的锁相环时钟分配
• 将一个时钟输入分配给一个由五个输出组成的组和一组由四个输出组成的组
• 每个输出组的单独输出使能
• 外部反馈 （FBIN） 引脚用于将输出同步到时钟输入
• 无需外部 RC 网络
• 工作电压为 3.3V VCC
• 采用塑料 24 引脚薄型收缩小外形封装

参数

‌1. 产品概述‌

• ‌型号‌：CDC509，3.3V供电的PLL时钟驱动器，专为同步DRAM设计，‌不建议用于新设计‌（推荐替代型号CDCVF2509A）。
• ‌核心功能‌：
  • 将1个输入时钟（CLK）分配至‌9路输出‌（1组5路+1组4路），支持低偏移（low-skew）和低抖动（low-jitter）。
  • 内置PLL，无需外部RC网络，集成环路滤波器，减少元件数量和成本。
• ‌封装‌：24引脚TSSOP（薄型小尺寸封装），工作温度0°C至70°C。

‌2. 关键特性‌

• ‌输出控制‌：两组输出（1Y0-1Y4、2Y0-2Y3）可通过独立使能引脚（1G、2G）单独启用/禁用（高电平有效）。
• ‌PLL同步‌：
  • 反馈引脚（FBIN/FBOUT）需外部短接以完成PLL环路，确保输出与输入时钟相位同步。
  • 上电或时钟稳定后需‌1ms锁定时间‌，输入时钟占空比要求40%-60%。
• ‌电气特性‌：
  • 工作电压：3.3V ±10%（3V至3.6V），时钟频率范围25MHz至125MHz。
  • 输出占空比自动调整为50%，与输入占空比无关。

‌3. 引脚与功能‌

• ‌关键引脚‌：
  • ‌CLK‌（24脚）：输入时钟信号。
  • ‌FBIN‌（13脚）/ ‌FBOUT‌（12脚）：反馈输入/输出，需硬连线完成PLL环路。
  • ‌1G/2G‌（11/14脚）：输出组使能控制。
  • ‌AVCC‌（23脚）：模拟电源，接地可旁路PLL（测试模式）。
• ‌输出引脚‌：
  • 1Y0-1Y4（5路）、2Y0-2Y3（4路），每路可驱动最多5个时钟负载。

‌4. 性能参数‌

• ‌相位误差‌：典型值±100ps至±480ps（66MHz-100MHz），含抖动总误差最高580ps。
• ‌输出偏移‌：≤200ps（同负载条件下）。
• ‌功耗‌：模拟电源电流随频率线性增加（见图5），动态电流最高500mA（3.6V）。

‌5. 绝对最大额定值‌

• 电源电压：-0.5V至4.6V，输入电压：-0.5V至6.5V，超出可能损坏器件。
• 最大功耗：0.7W（55°C静止空气环境）。