‌CDC536 3.3V锁相环时钟驱动器技术文档总结

CDC536 是一款高性能、低偏斜、低抖动的时钟驱动器。它使用锁相环 （PLL） 来精确地 在频率和相位上，将时钟输出信号与时钟输入 （CLKIN） 信号对齐。具体来说 设计用于同步 DRAM 和流行的微处理器，运行速度从 50 MHz 到 100 MHz 或低至 25 MHz，在配置为半频输出的输出上。CDC536 的工作电压为 3.3V VCC设计用于驱动 50 W 传输线。

反馈输入 （FBIN） 用于将输出时钟的频率和相位与输入时钟同步 （克金）。六个输出时钟中的一个必须反馈给 FBIN，以便 PLL 保持同步 CLKIN 和输出。用作反馈引脚的输出与 CLKIN 同步到相同的频率。
*附件：cdc536.pdf

Y 输出可以配置为同相切换，频率与 CLKIN 相同。选择 （SEL） 输入 将三个 Y 输出配置为以 CLKIN 频率的二分之一或两倍工作，具体取决于馈电的引脚 回到FBIN（见表1和表2）。所有输出信号占空比都调整为 50%，与占空比无关 在输入时钟处循环。

输出使能 （OE） 用于输出控制。当OE为高电平时，输出处于高阻抗状态。 当 OE 为低电平时，输出处于活动状态。TEST 用于设备的出厂测试，可用于旁路 PLL。TEST 应绑在 GND 上才能正常运行。

与许多包含 PLL 的产品不同，CDC536 不需要外部 RC 网络。的循环过滤器 PLL 包含在片上，最大限度地减少了元件数量、电路板空间和成本。

由于CDC536基于PLL电路，因此需要稳定时间才能实现 反馈信号到参考信号。在通电和应用后需要这种稳定时间 CLKIN上的固定频率、固定相位信号以及对PLL基准或反馈的任何更改 信号。此类更改发生在更改选择输入、通过TEST启用PLL以及启用时 所有输出均通过 OE。

CDC536 的工作温度范围为 0°C 至 70°C。

特性

• 用于时钟分配和时钟生成应用的低输出偏斜
• 工作电压为 3.3V VCC
• 将一个时钟输入分配到六个输出
• 一个选择输入将三个输出配置为以输入频率的二分之一或两倍工作
• 无需外部 RC 网络
• 外部反馈引脚 （FBIN） 用于将输出同步到时钟输入
• 同步DRAM高速微处理器的应用
• 半频输出的负边沿触发清除
• TTL 兼容输入和输出
• 输出驱动 50 条并联端接传输线
• 先进的 EPIC-II**B ™ BiCMOS 设计可显著降低功耗
• 分布式VCC接地引脚可降低开关噪声
• 采用塑料 28 引脚收缩小外形封装

参数

‌1. 产品概述‌
CDC536是德州仪器（TI）设计的高性能、低偏移、低抖动时钟驱动器，采用锁相环（PLL）技术，确保输出时钟信号与输入时钟（CLKIN）在频率和相位上精确同步。主要应用于同步DRAM和高速微处理器（50MHz-100MHz），支持3.3V供电，驱动50Ω传输线。

‌2. 关键特性‌

• ‌低输出偏移‌：适用于时钟分配和生成场景。
• ‌灵活频率配置‌：通过SEL输入可选择输出为输入频率的1/2倍、1倍或2倍。
• ‌集成PLL‌：无需外部RC网络，减少元件数量和成本。
• ‌反馈同步‌：需将任一输出连接至FBIN引脚以维持同步。
• ‌输出控制‌：通过OE引脚启用/禁用高阻态输出。

‌3. 功能配置‌

• ‌输出模式A‌（反馈输出为1×频率）：
  • CLKIN范围：50MHz-100MHz
  • 支持1/2×和1×频率输出（由SEL控制）。
• ‌输出模式B‌（反馈输出为1×频率）：
  • CLKIN范围：25MHz-50MHz
  • 支持1×和2×频率输出（由SEL控制）。

‌4. 电气参数‌

• ‌工作电压‌：3V-3.6V
• ‌温度范围‌：0°C至70°C
• ‌最大时钟频率‌：100MHz（输出模式A）、50MHz（输出模式B）
• ‌相位误差‌：±500ps，抖动（峰峰值）≤200ps。

‌5. 封装与引脚‌

• ‌封装类型‌：28引脚SSOP（DB/DL）
• ‌关键引脚‌：
  • CLKIN（输入时钟）、FBIN（反馈输入）、SEL（频率选择）、OE（输出使能）。
  • 测试引脚（TEST/CLR）需接地以正常操作。

‌6. 应用注意事项‌

• ‌稳定时间‌：上电或频率切换后需50μs锁定时间。
• ‌布局建议‌：分散VCC和接地引脚以减少开关噪声。

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‌总结‌：CDC536是一款高集成度时钟驱动器，适用于需要精确时钟同步的嵌入式系统，其设计优化了功耗和信号完整性，适合高速数字电路应用。