FPGA 入门必看：Verilog 与 VHDL 编程基础解析！

很多开发者第一次接触 FPGA，都会有同样的疑问：FPGA 是硬件，不是软件，怎么写程序？答案就是用 硬件描述语言（HDL），最常用的就是 Verilog 和 VHDL。今天，我们就带你入门，搞清楚 FPGA 编程的基础概念和实践方法。

 

 一、FPGA 与 MCU/MPU 的区别 MCU/MPU：顺序执行程序，CPU 负责所有逻辑 FPGA：可编程逻辑阵列，逻辑电路可按需求重新配置，实现并行处理 换句话说，FPGA 上的“程序”其实就是逻辑电路的设计。

理解这一点，你就明白为什么 HDL 与传统 C 语言有本质不同。 

 

二、Verilog 基础 Verilog 是一种 硬件描述语言，语法上有点像 C，但它描述的是硬件电路。

 1. 模块（module） 模块是 Verilog 的基本单元，相当于一个功能块。 module  led_blink (     input clk ,     output reg led );     reg  [ 23 : 0 ]  counter ;     always  @( posedge clk ) begin         counter  <=  counter  + 1 ; if ( counter  == 24 _000_000 ) begin             led  <= ~ led ;             counter  <= 0 ; end end endmodule module：定义模块 input/output：模块接口 always：时序逻辑块，触发条件通常为时钟上升沿 

 

2. 数据类型 wire：连线，用于组合逻辑 reg：寄存器，用于时序逻辑 parameter：常量参数 

 

三、VHDL 基础 VHDL 更像 Ada 或 Pascal，语法更严格，但功能同样强大。

 

 library IEEE ; use  IEEE . STD_LOGIC_1164 . ALL ; entity led_blink  is Port (  clk  : in  STD_LOGIC ;            led  : out  STD_LOGIC ); end  led_blink ; architecture  Behavioral  of led_blink  is     signal counter  :  integer  := 0 ; begin     process ( clk ) begin if  rising_edge ( clk ) then             counter  <=  counter  + 1 ; if  counter  = 24 _000_000  then                 led  <= not  led ;                 counter  <= 0 ; end if ; end if ; end  process ; end Behavioral ; entity：模块接口 architecture：模块内部实现 process：时序逻辑块 

 

四、组合逻辑与时序逻辑 

 

组合逻辑：输出只依赖当前输入 用 assign（Verilog）或 with/select（VHDL）实现 

 

示例：加法器、逻辑门 时序逻辑：输出依赖时钟和寄存器状态 用 always@(posedge clk)（Verilog）或 process(clk)（VHDL）实现 示例：计数器、状态机

 

 五、FPGA 开发流程简述 设计 HDL 代码 编写 Verilog 或 VHDL 模块 仿真验证 用 ModelSim、Vivado Simulator 等工具验证功能 综合（Synthesis） 将 HDL 转化为门级电路 布局布线（Place & Route） 将逻辑映射到 FPGA 物理资源 下载配置 用 JTAG 或 USB 将比特流写入 FPGA 硬件验证 测试实际硬件功能是否符合预期 

 

六、小技巧与入门建议 从小模块开始 LED 灯闪烁、按键检测都是经典练手项目 学会仿真 先在仿真环境跑通逻辑，再上板避免烧 FPGA 注意时钟域与延迟 时序问题是新手常踩坑点 利用现成 IP 核 Vivado、Quartus 提供丰富 IP，可加快开发 

 

七、结语

 

 FPGA 编程不只是写代码，而是设计硬件。

 

掌握 Verilog 或 VHDL，你就能把自己的想法直接变成电路，让设备按你的逻辑“动起来”。 入门可以先从简单 LED 闪烁、按键检测开始，逐步深入到 UART、SPI、PWM 等外设控制，最终掌握复杂的信号处理和嵌入式系统设计。