2.5D封装关键技术的研究进展

2.5D 封装关键技术的研究进展

马千里 马永辉 钟诚 李晓 廉重 刘志权

（哈尔滨工程大学烟台研究院 深圳先进电子材料国际创新研究院 中国科学院深圳先进技术研究院 南方科技大学半导体学院 （国家卓越工程师学院））

摘要：

随着摩尔定律指引下的晶体管微缩逼近物理极限，先进封装技术通过系统微型化与异构集成，成为突破芯片性能瓶颈的关键路径。作为先进封装的核心分支，2.5D 封装通过硅/玻璃中介层 实现高密度互连与多芯片异构集成，兼具高带宽、低延迟和小型化优势，广泛应用于人工智能、高性能计算及移动电子领域。系统阐述了2.5D封装的核心结构 （如 CoWoS、EMIB 和 I-Cube）及其技术特征，重点剖析了Chiplet模块化设计、硅通孔 （TSV） 工艺优化、微凸点可靠性提升、铜-铜直接键合界面工程以及再布线层多物理场协同设计等关键技术的最新进展。未来研究需聚焦低成本玻璃基板、原子层沉积技术抑制界面氧化以及多物理场协同设计等方面，以突破良率和散热瓶颈，推动 2.5D封装在后摩尔时代高算力场景中的广泛应用。

0 引言

封装是集成电路产业发展的支柱之一，是芯片实 用化进程的起点，连通芯片内部世界与外部系统。三星、苹果分别于 2022 年、2023年发布了 3 nm 制程芯片，半导体工艺节点已进入到 3 nm/2 nm 制程，晶体管特征尺度逐步逼近物理极限。半导体芯片的工艺难度与制造成本逐渐增大，半导体行业逐渐进入后摩尔时代。在技术发展方向上，封装技术从传统平面封装（如 引线键合和 BGA）向高密度、多维互连的先进封装发展：传统封装以单芯片集成和低互连密度为特征，依 赖成熟工艺但性能受限；3D封装通过垂直堆叠芯片与 硅通孔（TSV）实现超高密度集成，却面临热耗散复杂与成本激增的挑战；2.5D封装则通过硅 / 玻璃中介层在平面内集成多芯片，结合TSV与微凸点技术，兼顾高密度互连、异构集成等优势。 

近年来，虚拟现实、人工智能等新兴领域不断发展，对高性能计算的需求不断增加，2.5D 封装可提供更高的带宽和更低的延迟以满足这些领域的要求，移动设备和可穿戴设备的普及推动了对小型化和轻量化封装的需求，2.5D 封装通过在有限空间内集成更多功能，适应了市场对小型化产品的期望。未来，随着技术的不断发展，2.5D封装将面临更高集成度的需求，可能与逐步成熟的3D封装技术并存，以满足不同应用场景的要求。同时，可持续发展理念也将推动2.5D封装技术朝着更环保的方向发展。2.5D 封装技术在现有市场中展现出强大的需求驱动力，未来应用前景广阔。因此，采用 2.5D先进电子封装技术是延续摩尔定律的关键途径。本文聚焦2.5D先进封装技术的研究进展，深入探讨了2.5D封装的常见结构与最新研究进展。

1 2.5D 封装基本结构

2.5D 封装是在芯片之间通过额外中介层实现高 密度互连的先进封装技术，具有多芯片集成及高密度 的特点，其单层逻辑半导体和多层存储器半导体集成 在一个基底上。随着晶体管密度的饱和，2.5D 封装在 高密度电路板中应用日益增加。现有 2.5D 封装中介 层结构可分为再布线层（RDL）、嵌入式互连桥、硅中介层、玻璃中介层、陶瓷中介层等。 2.5D封装可实现异构集成（HI）及高带宽芯片间通信。异构集成主要指将多个采用不同工艺节点、不同功能、不同制造商制造的芯片组件封装到一个封装体内部，以增强功能性和提高性能。图1是一种典型异构集成 2.5D封装结构。

1.1 CoWoS

CoWoS 是最典型的 2.5D 封装结构，最早由台积 电提出。该技术首先通过 CoW 封装工艺将芯片连接 至硅晶圆，然后将 CoW芯片与基板连接，最终整合成 CoWoS。CoWoS 技术进一步演化为多种形式，包括 CoWoS-S（以硅作为中介层）、CoWoS-R（以 RDL 作为 中介层）和 CoWoS-L（由芯粒和 RDL 构成的硅桥作为 中介层），CoWoS 3 种典型结构如图 2 所示。CoWoS 的 优势在于能够在较大的转接板上布置多种规格的芯片，从而实现异构集成。例如，超威半导体公司（AMD） 在 2015 年的 Fiji GPU 模块中采用了 CoWoS 技术，在转接板上集成了 4 块高带宽存储器（HBM）和 1 块图 像处理器。

近年来，人工智能成为热门话题，CoWoS 封装被认为是创建人工智能计算所需硬件的重要组成部分。 以英伟达为例，英伟达几乎所有先进 AI 芯片都是台 积电制造的，特别是大型AI 芯片，全部采用台积电的 CoWoS 封装技术。CoWoS技术已成为人工智能主流 路线，人工智能的发展也刺激着对 CoWoS 封装的需 求。截至目前，英伟达、谷歌、赛灵思、AMD等公司已在各自产品中广泛使用 CoWoS 技术。

1.2 EMIB

入式多芯片互连桥（EMIB） 是另一种典型的 2.5D 封装，由英特尔（Intel）提出。EMIB 不使用其他方法常见的大型硅中介层，而是采用具有多个布线层的 小型桥接芯片。作为首个 2.5D 嵌入式桥接解决方案， EMIB 技术引领了行业的发展。与 CoWoS 相比，EMIB 技术的主要优势在于避免了转接板所带来的生产费 用、工艺限制和尺寸约束的问题。从硅桥的设计角 度来看，通常其尺寸在 2~8 mm，而芯片的厚度则低于75 μm，以确保与基板工艺的匹配，并实现高精度的布 线和对准。目前，Intel 专注于开发4层布线结构，以满足大多数 I/O 需求。尽管硅桥上的金属布线线间距已 稳定达到 2 μm，进一步细化也是可行的，因为这些金属布线是在成熟的硅后端工艺中制造的，但随着布线宽度的减小，线电阻会显著增加，线间电容也会发生 变化，这对信号完整性提出了更高的挑战。因此，在进行硅桥走线设计时，需要进行详细的架构设计和模拟，以确保最终产品的性能。此外，介电层材料的介电常数和高频损耗也会对布线效果产生影响。因此，硅桥的设计工作完全不同于传统硅芯片的设计，面临很大挑战，需要具备材料、封装、工艺和信号完整性知识的资深工程师共同合作。目前 Ansys 正与英特尔代工合作，进行EMIB 技术在热、电源和机械可靠性方面的验证，涉及先进制程节点和多种异构封装平台； Cadence 已发布适用于 Intel 18A 的完整 EMIB 2.5D 封装流程及设计 IP；Siemens 宣布将向英特尔代工客 户提供 EMIB 参考流程，并推出针对 Intel 16、3 和 18A 节点的 Solido 模拟套件验证；Synopsys 为英特尔代工 的 EMIB 先进封装技术提供 AI 驱动的多芯片参考流程，以加速多芯片产品的设计与开发。EMIB 结构如图 3 所示。

1.3 I-Cube

I-Cube 是三星半导体推出的一种2.5D 封装技术， 通过在硅中介层上水平放置多个逻辑裸片（如 CPU、 GPU）和 HBM 裸片实现异构集成，使多个裸片在一个 封装中像单个芯片一样协同工作，I-Cube 的典型结构 如 图 4 所 示 。 三 星 分 别 于 2018、2021 年 发 布 了I-Cube2、I-Cube4，I-Cube4 继承了 I-Cube2 的技术，集成了 4 个HBM 和 1 个逻辑裸片，旨在满足高性能计算、人工智能、5G和云计算等领域的需求。三星通过优化材料和厚度来控制中介层的翘曲和热膨胀，并开发了无模具结构以提高生产效率和产品良率。百度昆仑处理器采用三星 I-Cube2 技术进行封装，具有数千个内核，可提供高达 512 GB/s 的内存带宽，可容纳2个第二代高带宽内存（HBM2），封装内存总计 16 GB。三 星正在研发更高版本的 I-Cube6，以帮助百度等客户更有效地设计产品。

2 2.5D 封装关键技术

通孔、微凸点与铜-铜直接键合、再布线层等。这些技术的结合使得不同功能模块可以在同一封装中高效协同工作，从而实现更高的集成度和更优的性能。 芯粒技术允许设计者将复杂的系统分解为多个小型 化的功能单元，便于灵活组合和升级。硅中介层 / 桥接技术则提供了高带宽的互连解决方案，确保各个芯片 之间的快速数据传输。此外，通孔和微凸点技术的应用进一步提升了封装的电气性能和热管理能力。再布线层的设计则为信号的优化传输提供了更多的灵活性，能够有效减少信号延迟和干扰。这些关键技术的进步不仅推动了半导体行业的发展，也为高性能计 算、人工智能和物联网等领域的应用提供了强有力的支持。 

2.1 芯粒

芯粒又称“小芯片”，它是一类满足特定功能的裸芯片，通过内部互连技术实现多个模块芯片与底层基础芯片共同封装，形成一个系统芯片。芯粒技术将原本设计复杂的一块芯片，按照不同的计算单元或功能单元进行分解，每个单元选择最适合的半导体制程工 艺分别制造，通过先进封装技术将各个单元彼此互连，最终集成封装为一个系统级芯片组。图 5 展示了一种Chiplet（XD-HPFO）的结构与工艺。随着芯片制程的演进，由于设计实现难度越来越高，设计流程变得更加复杂，芯片全流程设计成本大幅增加，摩尔定律日趋放缓。在此背景下，芯粒技术被业界寄予厚望，或将从另一个维度延续摩尔定律。

采用芯粒技术通常具有以下4个优势：（1）模块 化设计，芯片可以拆分为特定模块，使单个芯片更小， 并选择合适的工艺，从而提高良率，减轻制造工艺的 限制，降低成本；（2）灵活性高，芯粒可作为固定模块在不同产品中复用，加快芯片迭代速度并提升可扩展 性；（3）多核集成，芯粒能够满足高效能运算处理器的需求；（4）成本效益，相较于采用更先进的半导体工艺， 芯粒的综合成本更低，收益更高。目前，芯粒技术在业 内得到了广泛关注，众多知名公司如 Intel、AMD 和 Marvell 等积极布局相关技术，产业生态链也在不断完善。2022 年 3 月，Intel 牵头并联合高通、ARM、台积电、日月光、三星、微软、谷歌云和 Meta 等 9 家公司， 共同制定了通用芯粒互连技术（UCIe）标准，实现了互 连接口的统一，显著提升了芯粒技术的生态环境。在中国，芯粒产业联盟（CCLL）于 2020 年 9 月 16 日在西安成立，成员包括西安市政府、交叉信息核心技术研究院、芯动科技和紫光存储等单位。中国计算机互连 技术联盟（CCITA）在工信部的支持下，也开展了芯粒标准的制定工作，包括《小芯片接口总线技术要求》，由中科院计算所、工信部电子四院及多家国内芯片厂商共同参与。

2.2 硅中介层 / 桥接、通孔

硅中介层 / 桥接是插在 IC芯片和 PCB 之间的微电路板，它通过作为中间层的布线来物理连接芯片和电路板，硅中介层的典型结构如图 6 所示。

通孔是对芯片表面进行研磨，钻出数百个微孔， 并将垂直穿透孔的电极连接到顶部和底部芯片中的 先进封装技术。根据中介层介质的不同，通孔可分为 硅通孔、玻璃通孔（TGV）等。通孔技术让连接线也可 在芯片中间，并不局限于芯片周围，使内部连接路径 更短，使芯片间的信号传输通道更多、速度更快、效能 更佳，同时可达到高密度封装，并可应用于异质集成芯片堆叠。硅通孔结构如图 7 所示，硅通孔的一端通过芯片背面直接与焊盘连接，另一端通过预留区与后布线层相连。

目前 TSV 存在 2 方面难点。一是通孔制造与芯片减薄难。从晶圆的正面蚀刻贯通孔或孔洞至一定深度 后进行绝缘处理，并沉积导电材料（通常为铜）以填充这些孔洞。在芯片制造完成后，从晶圆背面进行腐蚀， 以暴露贯通孔和沉积在背面的金属，从而实现 TSV 互 连。在整个 TSV 工艺中，减薄和通孔制作这 2 个步骤对 TSV 工艺质量至关重要，因此需要持续进行研究。 二是通孔的金属化难。在当前的通孔金属化技术中， 主要使用铜作为金属导体。在芯片制造过程中，金属导体层通常采用物理气相沉积法（PVD）进行制备。然 而，与几十纳米的导线相比，若 TSV 也使用 PVD 进行金属化，将会耗费大量时间，因此，TSV 的金属化通常采用电镀的方法。硅基板由于本身的导电性较差，无法直接进行电沉积，因此在进行电镀之前，首先需要 通过 PVD 沉积一层厚度为几纳米的电子层，以提高硅基板的导电性，随后再进行电镀处理。

TSV 技术通过在晶圆中形成垂直互连通道，实现了高性能和低能耗的结合。Amkor 在 TSV 技术领域具有显著的优势，特别是在 2.5D 封装应用中。Amkor 开 发了多种后端技术平台，支持 TSV 晶圆成品的制造和加工，包括临时晶圆承载系统、晶圆减薄、背面金属化等工艺。特别是Amkor的中段制程（MEOL）工具和工艺，如化学机械抛光（CMP）和铜互连布线层的形成， 确保了TSV 互连的高效性和可靠性。通过这些技术， Amkor 在 2.5D TSV 封装中扮演了关键角色，满足了客户对高性能封装的需求。 

玻璃具有优异的绝热性，可用类似 TSV 镀孔方式形成连接导孔，称之为TGV，其结构如图 8 所示，其 内部填充的金属（通常为铜）经由中介层所镀出的通 孔构成芯片和基板之间的电连接，达到芯片间的电气互连作用，可有效提高系统的整合度与效能。玻璃中介层是近年来的研究热点，可用于射频元器件、光电 集成、MEMS器件等三维封装领域。玻璃材料具有以下特性：（1）热稳定性好；（2）由于CTE 可调，可根据具体产品的需要选择不同类型的玻璃；（3）与硅相比，玻璃具有优异的高频电性能；（4）可形成高密度过孔和RDL；（5）玻璃为透明材料，便于加工过程中对其内部结构的检查和光学互连。

2.3 微凸点与铜-铜直接键合

微凸点具有尺寸小、信号传输速率高等优势。微凸点尺寸演变如图 9 所示，随着凸点尺寸的减小，体积 效应导致物理化学反应对其的影响更加显著，包括化学反应、金属溶解、应力迁移等，这些因素对凸点长期 可靠性影响的研究将伴随凸点尺寸的减小同步开展。 现阶段急需开展相关的理论和试验研究，明确其对应的失效机理，构建正确合理的可靠性物理模型，这对推动微凸点互连结构可靠性评价技术的发展具有重大意义。

混合键合又称直接键合，是一种通过铜-铜金属键合或二氧化硅-二氧化硅介质层键合实现无凸点永久连接的芯片三维堆叠高密度互连技术。这项技术能 够实现极小间距的芯片焊盘互连，提供更高的互连密度、更简化的电路设计、更大的带宽、更低的电容和功耗。混合键合技术在芯片制造行业的领先者如台积电等公司中得到了广泛应用，主要用于芯片的先进封装环节。这项技术适用于2.5D CoWoS 封装，是芯片先进封装中至关重要的技术之一。混合键合结合了电气连接和机械连接，显著提升了芯片之间的互连密度、数据传输效率和整体能效。这项技术在 AI 芯片领域得到了广泛应用，例如英伟达的 Hopper 和 Blackwell 系 列 AI GPU。 

铜-铜直接键合作为微电子封装和新型2.5D/3D 集成的关键技术，逐渐取代传统的基于焊料的凸点键合。与传统键合相比，铜-铜直接键合工艺更为简单且具有成本效益。传统焊料在高温高湿环境下容易出现 界面氧化和热疲劳失效，其电迁移寿命通常不足5×105 h，限制了其在先进封装中的应用。铜-铜直接键 合通过表面活化技术实现原子级连接，无须焊料，具有更低的界面电阻和更长的电迁移寿命（>1×106 h）， 同时显著降低热机械应力（减少超过 30%）。这种技术不仅提升了互连的可靠性，还为高密度、高性能的封装（如 2.5D/3D IC）提供了重要支持。因此，开发铜-铜直接键合工艺、优化界面氧化抑制方法（如原子层沉 积）以及提升键合良率，已成为推动先进封装技术进步的核心研究方向。

2.4 再布线层

再布线层是在小型和大型电路板之间放置一个额外的金属层以整合两者的先进封装技术，因其生产率高、成本低、可靠性好、芯片间通信延迟低等特点广受欢迎。再布线层起到 XY 平面电气延伸及互连的作用，可以提升芯片功能密度，有效缩短互连长度。台 积电等公司产品均使用 RDL，台积电的 RDL 工艺支 持高密度互连，其 RDL 设计通常采用多层金属结构， 以适应不同芯片的布局和互连需求，CoWoS-R 所用 RDL 结构如图 10 所示。由于铜与硅的热膨胀系数差距大，升温过程中铜会胀出，铜布线层及钝化层受到向外推力，钝化层易开裂，再布线层互连铜线的可靠 性对于评估断裂风险非常重要。 

半导体设备制造商 Manz 集团针对RDL 增层工艺搭配有机材料和玻璃基板的应用，已向多家国际大 厂交付了 300 mm、510 mm、600 mm 及 700 mm 等不 同尺寸的板级封装 RDL 量产线，涵盖洗净、显影、蚀刻、剥膜、电镀及自动化设备，其 RDL 工艺流程如图 11 所示。

3 2.5D 封装技术的最新研究成果

3.1 硅中介层 / 桥接、通孔方面

ZHANG 等采用深硅蚀刻、衬垫沉积等工艺制作硅通孔并对衬垫厚度进行研究，利用硅中介层与硅通孔实现异构2.5D集成 。 ZHANG 等 认 为 ，TSI （Through Silicon Interposer）具有 2.5D 集成优势，但要将这项技术用于下一代半导体器件的大批量生产 需要克服制造成本、工艺可重复性、翘曲、热量积累等问题。NAM 等研究了大尺寸 2.5D 基板上模塑中介层（MIoS）封装的封装翘曲和可靠性，使用能减 少组件间热膨胀系数（CTE）不匹配的材料使结构稳 定，通过实验验证了各因素在室温和高温下对翘曲的影响。

3.2 微凸点与热、机械可靠性方面

LAN 等进行了 2.5D 封装微凸点互连失效研究，采用有限元法（FEM）分析回流降温过程中的 2.5D 微凸点失效。实验结果表明，在微凸点组成的 2.5D 封装中，断裂仅发生在外角。随着 Cu2O 厚度的增加，断裂更加明显，2.5D 封装和微凸块的有限元模型图12 所示。LEE 等使用热压键合和 Cu/Ni/SnAg 微凸点进 行 3D 集成电路封装可靠性设计，通过有限元分析模 拟了封装结构的翘曲和应变行为，并与实验结果进行 了比较，使用克里金模型对压缩力、顶部芯片的厚度 和微凸点的位置响应进行了参数化建模。MURAI等设计并制作了 2.5D 封装基板，通过热压键合将芯片键 合到硅中介层上，使用毛细底部填充胶（CUF）填充芯 片与中介层之间的间隙，经环氧模塑化合物压缩成 型，通过半加成法（SAP）工艺形成凸块，通过回流将中 介层与 2.5D 封装基板结合，再次使用 CUF 填充中介 层与基板的间隙，连接加强筋和安装焊球后，2.5D封装 成功键合到主板上，并通过了 500 次温度循环测试。孙戈辉等对Weibull 分布2.5D封装进行了热疲劳可靠性研究，进行了多芯片硅基集成封装互连界面温度循 环加速实验，制定了 2.5D 封装可靠性指标评估和失效测试方案。吕晓瑞等对2.5D封装热阻测试进行了研 究，发现芯片热点分布对封装热阻影响显著，通过将 实际热测试的结构函数导入 Flotherm 热仿真软件，成功进行了仿真模型参数的拟合和校准，结构函数的拟合度超过 90%，采用热阻矩阵法分析多芯片封装的热 耦合叠加效应，实现了多热源封装的热阻等效表征， 仿真结果与测试值之间的偏差不超过 8.5%。纽约州立大学SHAO 等研究了2.5D封装板级热机械可靠性， 对其几何尺寸、材料参数等进行了研究，研究结果表 明2.5D FPGA 封装的最大结温取决于应用场景和工作环境，而最大结温对可靠性有较大影响。

3.3 再布线层

YIN 等研究了后芯片工艺的基板上扇出芯片 （FoCoS-CL），构建了大尺寸 FoCoS-CL 有限元模型， 分析了 D2D 间隙翘曲、应力以及断裂风险，优化了 RDL 结构。在 FoCoS-CL 中，ASIC 芯片和HBM 芯片 之间的底部填充应力性能在 D2D 间隙较大时表现更 好，RDL 互连铜线应力结果相反。采用聚酰亚胺后， RDL-1 应力得到改善，但底部填充应力并未受到影响。WU 等提出了基于机器学习的 2.5D/3D 先进封装 RDL 建模与热机械仿真方法。GAO 等进行了基于TSV的2.5D封装的 RDL 和微凸点的设计，可以缩短设计周期、节约生产成本。

4 结论及展望

2.5D 封装具有多芯片集成及高密度的特点，通过 硅 / 玻璃中介层实现多芯片异构集成，其互连密度较传统封装提升 10 倍以上，同时可将 AI 芯片与 HBM 的通信延迟降低30%。根据国际半导体技术路线图 （IRDS 2023），2025年后先进封装对系统性能的贡献 率将超过 50%，成为“后摩尔时代”的核心技术路径， 具有极大的发展前景。本文介绍了2.5D封装主要结构 特点以及关键技术，总结了再布线层、硅通孔、微凸点、 铜-铜直接键合等方面的最新研究成果。 

未来，2.5D 封装技术的关键研究方向在以下几方 面。首先是可靠性和良率提升，当前 2.5D 封装存在材料CTE不匹配的问题，热循环易产生较大的热应力， 芯片连接处产生裂纹从而发生失效，CTE 不匹配的问题有待解决；另外还需芯片系统的热管理创新，2.5D 封装常见的失效原因是动态热梯度引发的热应力集 中，可引入原子层沉积技术，抑制界面氧化现象并有 效控制微裂纹密度；2.5D 封装量产良率普遍低于 80%，亟待通过工艺参数的精细优化以及 AI 驱动的先 进缺陷检测技术实现技术层面的优化升级。其次在 2.5D封装材料与工艺领域，采用可规模化生产的玻璃基板等低成本中介层并结合混合键合技术以实现高 互连密度，从而替代传统微凸点，但在此过程中，共面性误差与长期可靠性问题必须妥善解决。最后在跨学科协同设计方面，结合机器学习与有限元分析，对RDL 布线拓扑与 TSV 布局展开优化，深入开展多物理场仿真研究；并通过标准化与生态构建，进一步降低异构集成设计成本，推动 2.5D 封装技术突破现有的 技术瓶颈，使其在先进封装领域得到更全面的发展应用。

来源：半导体封装工程师之家