利用鉴相鉴频器扩展锁相环的捕获范围

文章来源：EETOP

原文作者：Dr.Steve Arar

本文将了解如何用鉴相/鉴频器（PFD）替代普通鉴相器，以扩展锁相环（PLL）的捕获范围。

在学习锁相环（PLL）基础原理时，我们通常从鉴相器如何引导环路实现锁定开始讲起。但在实际应用中，许多 PLL 电路都会选择鉴相 / 鉴频器（PFD），而非单纯的鉴相器。PFD 是一种常用的时序逻辑电路，能够同时检测两路输入信号的相位差与频率差。正如本文将要介绍的，它比仅检测相位差的电路拥有更宽的捕获范围。

普通鉴相器的捕获范围受限

 

图 1 采用普通鉴相器的基本 PLL 架构

检测输入（参考）信号与 VCO 输出之间的相位差，是 PLL 工作的核心环节。但需要重点注意：普通鉴相器会限制环路的捕获范围。也就是说，若使用单纯鉴相器，当 VCO 输出频率与输入频率相差较大时，环路可能无法锁定。

为理解这一局限，以吉尔伯特单元鉴相器为例。该鉴相器会在输出端产生差频信号。当  较大时，该信号会被后级低通滤波器大幅衰减。

 与  相差越远，滤波器的衰减作用就越明显，导致环路难以检测到频差。本质上，当  与  偏离过大时，低通滤波器输出的信号过弱，无法驱动 VCO 向正确方向调整。

改用锁频环（FLL）如何？

由于在输入频率相差较大时，普通鉴相器几乎无法提供有效信息，因此不能保证环路一定能锁定。想要扩大捕获范围，就需要一种能够检测输入频差的电路，如图 2 所示。

图 2 锁频环（FLL）结构

可以看到，该环路使用频检测器而非鉴相器。它与低通滤波器共同生成反映  与  差值的直流信号。这样一来，即便  与  相差很远，VCO 也会被驱动，逐步缩小频差。

但频检测器存在一个关键缺陷：无法保证最终  与  完全相等。这可能由环路增益有限，或频检测电路内部失调引起。其特性类似于单位增益反馈运放：受限于有限开环增益与运放固有失调，输入电压差无法被彻底归零。

实现频率完全相等，仍需鉴相器

图 1 采用鉴相器的结构，更接近让输入与输出频率完全一致。但这并不意味着频差能严格归零。环路稳定后，输入与输出相位之间可能存在一个微小的恒定相位差 ：

等式 1

尽管存在恒定相位差，图 1 电路仍能保证输入频率  与输出频率  相等。这一点可从 “瞬时频率为相位对时间的导数” 理解：由于  是常数，对等式 1 求导后该项消失。

 

因此，即便输入与输出信号存在恒定相位差，电路仍可实现频率相等。换句话说：相位锁定时，频率必然相等。

总结来看：频检测器虽能扩展捕获范围，却无法让输入输出频率严格相等；要实现这一点，必须依靠鉴相器。

因此，环路需要一种特殊电路：频率相差时作为频检测器，频率相同时作为鉴相器。这种电路就是本文接下来要介绍的鉴相 / 鉴频器（PFD）。

鉴相 / 鉴频器（PFD）基础

图 3 为一种经典 PFD 实现电路。它由两个 D 触发器与一个反馈结构的与门组成，用于产生复位信号。

图 3 鉴相 / 鉴频器（PFD）电路

两个触发器的数据端（D 端）始终接高电平。标记为 R 的是参考输入，V 为 VCO 输出信号，分别接入两个触发器的时钟端。一个触发器输出记为 Up，另一个输出记为 Dn（Down）。

当 R 或 V 出现上升沿时，对应触发器输出置高。若 Up 与 Dn 同时为高，与门将触发复位，使两个输出同时变低。 

输入频率相同时的典型波形

图 4 为两路输入频率相同、且 R 相位超前 V 时的 PFD 典型波形。

图 4 同频且 R 超前 V 时的 PFD 波形

由于 R 上升沿先到来，上方触发器先输出高电平，并一直保持到 V 上升沿触发 Dn 输出，随后复位生效。可以看到，Dn 输出脉冲非常窄，因为它一旦变高就会立即触发复位通路。

图 5 V 超前 R 时的典型波形

Up 有效，代表 VCO 频率滞后于输入信号，需要提升频率，如图 4 所示。

Dn 有效则相反，指示环路应降低 VCO 频率，如图 5 所示。

通过 Up 或 Dn 有效，PFD 可以给出相位误差的方向信息。

有效输出的脉冲宽度，则反映了相位误差的大小。

当 R 与 V 完全同相时，两个触发器会同时置高并同时复位，产生如图 6 所示的窄脉冲。

图 6 R 与 V 完全同相时的典型波形

PFD 的最终输出由 Up − Dn 得到。图 7 展示了一种用运放减法器实现最终输出的典型结构。

图 7 集成运放减法电路的 PFD

由于最终输出是 Up 与 Dn 的差值，理想情况下，同相时产生的窄脉冲对电路性能应无影响。但在实际电路中，这些窄脉冲仍会导致 VCO 控制电压上的纹波增大。

输入频率不同时的典型波形

接下来看参考频率高于 VCO 频率（> ）的情况，典型波形如图 8 所示。

 

图 8  时的 PFD 波形

可以观察到：频率更高的输入上升沿会不断触发 Up 输出，并持续到低频输入的上升沿到来才复位。Up 的占空比直接反映了两路输入的频差大小。

若，则 Dn 会持续有效，指示应降低 VCO 频率以实现锁定。这说明该电路既能检测相位差，也能检测频率差。

PFD 的输入输出特性

PFD 的平均输出（即 Up 与 Dn 的差值）是输入相位差的函数，特性曲线如图 9 所示。

图 9 PFD 的输入输出特性

其线性工作范围达到 4π 弧度（±2π），恒定增益为：

该增益与 RS 触发器型鉴相器相同。从图 9 可以明显看出，为获得最大锁定范围，锁定点必须设在 0° 位置。

总结

PFD 的线性范围为 ±2π 弧度。在环路启动的瞬态阶段，它作为频检测器工作，将 VCO 频率拉向输入频率；当两路频率足够接近后，它又切换为鉴相器，实现环路相位锁定。这一特性解决了普通鉴相器捕获范围有限的问题，确保 PLL 能够可靠锁定。