Chip Probing晶圆测试的基本流程

文章来源：Fab那些事

原文作者：Fab八级钳工

本文介绍了CP良率测试。  

CP（Chip Probing）指的是晶圆测试。CP测试在整个芯片制作流程中处于晶圆制造和封装之间。晶圆（Wafer）制作完成之后，成千上万的裸Die（未封装的芯片）规则的分布满整个Wafer。由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针（Probe）来与测试机台（Tester）连接。

CP测试的目的就是在封装前将残次品筛选出来（Wafer Sort），从而提高出厂的良品率，缩减后续封测的成本。

通常在芯片封装时，有些管脚会被封装在内部，导致有些功能无法在封装后进行测试，只能在CP中测试。另外，有些公司还会根据CP测试的结果，根据性能将芯片分为多个级别，比如江湖上盛传的intel CPU来源于同一片晶圆， 根据不同产品级别进行分选，将这些产品投放入不同的市场。

如前文所示，一颗芯片Die, 在钝化层后会留下多个外接Pad, 但是最终的芯片往往不会利用所有的pad进行外接。

有部分会作为CP 测试专用的管脚。

CP 测试需要的设备材料比较简单，主要是测试机台(含测试程序)和探针卡。

ATE 测试机台

ATE（Automatic Test Equipment），由机台（Tester）、Loadboard、Probe Card、Handler和测试软件等部分组成。CP测试ATE不需要Loadboard和Handler。目前市场上有Teradyne、advantester等厂商。

探针卡

包含探针和芯片外围电路。裸DIE布满整片Wafer，同一版产品的每颗DIE都有固定的位置，芯片管脚的位置也就固定。这些位置坐标和间距都信息在芯片投产前已经确定(与光刻的步进计算是一样的)。

探针有钨铜、铍铜或钯等材料，这些探针在强度、导电性、寿命、成本等方面各有特点。针卡还需要确定同测数（Site）。增加同测数可以节约测试机时成本，但是受限于测试机台资源，同测数有上限，例如32/16/8/4。

测试时，即将wafer加载在测试机的承载台上，再利用探针卡，扎在测试pad上，随着不同的测试项目在不同的管脚间加电信号进行测试。   CP测试环节主要有以下几个流程:   1)晶圆进料检查   该步骤检查Fab出货的晶圆质量，包括表面缺陷和一些晶圆缺陷。不符合标准的会联系wafer所有方(design house或IDM)进行处理。   2）CP 测试  

CP测试通常包括数字和模拟电路的测试，以及混合信号电路的测试。测试内容广泛，从基本的电气参数测试到复杂的功能和性能测试都有。

器件角度如Vt阈值电压、Rdson导通电阻、BVdss源漏击穿电压、Igss栅源漏电流等器件参数。

功能测试会在更复杂层级的功能块或者整个芯片层面，如SCAN检查芯片逻辑功能、SRAM存储功能测试、ROM存储功能测试、Function等具体功能测试。

需要说明的是，CP测试成本(尤其是量产后)主要与测试时间有关，所以测试工程师也要努力想办法增加同时测试的项目数量。

此外，一些结构功能简单的芯片，为了成本考虑可能会直接跳过CP 测试阶段，直接进入封装后FT 测试。所以CP 测试是better，不是must。

只有design 在确保设计没问题和WAT都能满足标准的情况下才能冒盲封的风险，除此之外最好先完成CP测试后再FT测试。

3）数据检查

CP 测试中，可能存在各种不同类型的测试失效，会按照一定规则进行编号如Bin 2~N；而测试Pass的，也会进行编号，一般计为Bin1。不同的测试厂或者design house会使用不同的编码规则。

不同的Bin按照die的位置进行绘图，所以就能得到CP Mapping:

绿色是Pass Bin，其他的不同颜色是不同的Fail Bin。

对于不同的Fail Bin，会利用SPC chart进行统计分析，与wafer制程的inline chart类似。通常由design house+ Wafer Fab的PDE进行分析。

而CP map也会输出给下个环节，提前标记好一些失效的Die位置和失效类型, 告诉后面的封装，跳过这颗失效die，节省封装测试成本。

上面的Pass/Fail是一些比较简单的检测思路，为了保证wafer-wafer/die-die的均匀性，目前行业提出SYL/SBL的思路，即动态整体良率控制限和动态分Bin控制限。

即每隔一段时间计算一次，使用动态的控制限。一般而言，客户要求越高，产品量比较大，更新的频率适当大一些，可以每季度更新一次；有的产品客户不做特殊要求、产品量比较少，更新的频率在一年或半年更新一次。

SYL= Mean - 3Sigma ;（按整体良率计算）

SBL= Mean + 3Sigma ; (按不同的bin loss计算)

4）AOI 检查+外观检查

与defect scan 相似，检查经过测试探针扎针之后的晶圆表面是否有表面缺陷或者其他异常，检查CP测试中是否有划伤等。

5）包装检验

完成CP 测试后的wafer进行打包，贴标签以及CP map 上传系统，晶圆实物准备运输到封装测试环节。

6）出货

出货封装厂

至此CP 测试结束。