1.概述W631GG6KB是一个1G位DDR3 SDRAM，组织为8388608个字 8个银行 16位。该器件实现了高达1866 Mb/sec/引脚（DDR3-1866）的高速传输速率，适用于各种应用。W631GG6KB分为以下速度等级：-11、11I、-12、12I、12J、-15、15I和15J。-11和11I速度等级符合DDR3-1866（13-13-13）规范（11I工业等级保证支持-40°C≤TCASE≤95°C）。-12、12I和12J速度等级符合DDR3-1600（11-11-11）规范（12I工业等级保证支持-40°C≤TCASE≤95°C，12J工业+等级保证支持-40C≤TCASE≤105°C）。-15、15I和15J速度等级符合DDR3-1333（9-9-9）规范（15I工业等级保证支持-40°C≤TCASE≤95°C，15J工业+等级保证支持-40C≤TCASE≤105°C）。W631GG6KB的设计符合以下关键DDR3 SDRAM功能，如支持的CAS#、可编程的CAS#写入延迟（CWL）、ZQ校准、片上终止和同步重置。所有的控制和地址输入都与一对外部提供的差分时钟同步。输入被锁存在差分时钟的交叉点（CK上升和CK#下降）。所有I/O都与源同步刷新中的差分DQS-DQS#对同步
2.特点 电源：VDD，VDDQ=1.5V±0.075V 双数据速率架构：每个时钟周期两次数据传输 八家内部银行同时运营 8位预取架构 CAS延迟：6、7、8、9、10、11和13 突发长度8（BL8）和突发斩波4（BC4）模式：通过模式寄存器（MRS）固定或可选择OnThe-Fly（OTF） 可编程读突发排序：交错或半字节顺序 双向差分数据选通（DQS和DQS#）与数据一起发送/接收 边缘与读取数据对齐，中心与写入数据对齐 DLL将DQ和DQS转换与时钟对齐 差分时钟输入（CK和CK#） 在每个正CK边缘、数据和数据掩码上输入的命令都参考差分数据选通对的两个边缘（双倍数据速率） 发布具有可编程附加延迟（AL=0、CL-1和CL-2）的CAS，以提高命令、地址和数据总线效率 读取延迟=加性延迟加CAS延迟（RL=AL+CL） 读取和写入突发的自动预充电操作 刷新、自刷新、自动自刷新（ASR）和部分阵列自刷新（PASR） 预充电断电和主动断电 写入数据的数据掩码（DM）