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Verilog代码中并没有定义有符号数，但在modelsim仿真中却会有负数出现是什么原因

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modelsim 仿真报错

modelsim仿真累加器时，已对输入值yout、y_ou、y_out初始化，但仿真结果显示中间量y_out没能读入，始终是不定态的原因？

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请问modelsim仿真文件带有PACKAGE这样的自定数据类型编译不了的原因？

Modelsim是如何运行example_design的？

如何在vivado工具中为Modelsim编译模拟库

modelsim运行后闪退：the modelsim is existing with code 7