在Zynq板上为什么PS CLK应该是33.33 Mh

如何将verilog实例化为bd块设计图？

极光64b66b中S_AXI_TREADY越来越低

错误：此注册组已被禁用

vivado route_design完成，计时失败

XC3090上电配置问题

怎么在合成代码中转换verilog代码？

离线许可证怎么激活？

块单独满足时序但在集成在一起时失败

VHDL编译时出错

pn.exe停止运行

任何FPGA都能支持FF和1GHz的移位寄存器时钟吗？

关于RAM地址增量的问题

代码出错没有得到输出

错误edk

怎么将Microblaze processsor比特串文件下载到FPGA中？

使用edk 10.1.03生成比特流出错

如何配置KINTEX 7中的LCD？

artix-7的SD卡怎么处理？

microblaze软核处理器xps和sdk简单算法创建