资料共享：北大微电子学Verilog讲义

新人求助，verilog主模块的变量如何在子模块使用？

如何使用verilog为FPGA制作通用字节写

在库work中找不到包config

怎么使用Verilog和Nexys4 FPGA进行图像跟踪

怎么将8位数据和8位地址发送到从属部分以控制照明设备

请问有用verilog实现一路SPI转4路串口的代码吗？

verilog写的红外解码模块

可以通过链接Vivado使用Questasim 10.0b来验证设计吗？

fpga板上的输出引脚状态是什么

初学者求助 Verilog 的 if 语句

求网络层和传输层有关的Verilog开源代码

请问VHDL语言和verilog语言有什么区别？

请问VHDL语言和verilog语言有什么区别？

行为模拟和真实板测试中的不同输出

为减少数据和时钟偏差应遵循哪些通用FPGA编码规则？

为什么在verilog中添加与逻辑的其他部分无关的进程会影响输出？

verilog程序定点数的资料

给VHDL/Verilog的初学者的一些实用建议

【modelsim】代码再次打开一部分变成了一行/x00/x00/x00/...请问是什么原因？