AD7960 的 Verilog 实现说明

AD7960 是一款 16 位、5 MSPS 高性能 SAR ADC，采用 LVDS 接口。其 Verilog 实现需要重点处理时钟控制、数据采集和串行转并行逻辑。以下是关键代码框架和实现要点：

1. 端口定义

module ad7960_interface (
    input  wire       clk,      // 主时钟 (根据应用需求设定, 推荐 80 MHz)
    input  wire       reset,    // 异步复位
    output reg        cnv,      // 转换启动信号
    input  wire       dco_p,    // LVDS 数据时钟 (DCO+)
    input  wire       dco_n,    // LVDS 数据时钟 (DCO-)
    input  wire       dout_p,   // LVDS 串行数据 (DOUT+)
    input  wire       dout_n,   // LVDS 串行数据 (DOUT-)
    output reg [15:0] data_out, // 并行输出数据
    output reg        data_valid // 数据有效标志
);

2. 关键模块实现

(1) LVDS 差分信号接收

使用 FPGA 原语转换 LVDS 为单端信号：

// LVDS 转单端: 数据时钟
IBUFDS #(
    .DIFF_TERM("TRUE") 
) ibuf_dco (
    .I (dco_p),
    .IB(dco_n),
    .O (dco_single) // 单端 DCO
);

// LVDS 转单端: 数据
IBUFDS #(
    .DIFF_TERM("TRUE")
) ibuf_dout (
    .I (dout_p),
    .IB(dout_n),
    .O (dout_single) // 单端数据
);

(2) IDDR 处理双倍数据率 (DDR)

使用 IDDR 原语捕获双沿数据：

IDDR #(
    .DDR_CLK_EDGE("OPPOSITE_EDGE")
) iddr_dout (
    .Q1(q1_data), // 上升沿数据
    .Q2(q2_data), // 下降沿数据
    .C (dco_single),
    .CE(1'b1),
    .D (dout_single),
    .R (1'b0),
    .S (1'b0)
);

(3) 状态机控制转换时序

// AD7960 转换周期控制 (典型周期: 200 ns)
parameter CNV_LOW = 50;  // 50 * clk_period > 20 ns (CNV低电平时间)
parameter CNV_HIGH = 10; // 10 * clk_period > 15 ns (CNV高电平时间)

reg [7:0] count;
reg [1:0] state;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= 0;
        count <= 0;
        cnv   <= 0;
    end else begin
        case(state)
            0: begin // 空闲状态
                cnv <= 0;
                if (start_conversion) state <= 1; // 外部触发转换
            end
            1: begin // 生成 CNV 高电平
                cnv <= 1;
                count <= 0;
                state <= 2;
            end
            2: begin // 保持高电平
                if (count == CNV_HIGH) begin
                    cnv <= 0;
                    state <= 3;
                end else count <= count + 1;
            end
            3: begin // 等待转换完成
                if (count == CNV_LOW) state <= 0;
                else count <= count + 1;
            end
        endcase
    end
end

(4) 串行数据转并行

reg [15:0] shift_reg;
reg [4:0]  bit_count; // 16位需要8个DCO周期 (DDR双沿采样)

always @(posedge dco_single) begin
    if (cnv == 0) begin // 转换完成后开始采集
        if (bit_count == 0) data_valid <= 0;
        // 捕获双沿数据
        shift_reg <= {q1_data, q2_data, shift_reg[15:2]};
        bit_count <= bit_count + 1;
        // 完成16位采集
        if (bit_count == 7) begin
            data_out  <= {q1_data, q2_data, shift_reg[15:2]};
            data_valid <= 1;
            bit_count  <= 0;
        end
    end else begin
        bit_count <= 0;
    end
end

3. 关键参数说明

4. 注意事项

1. 时钟约束：确保 dco_single 和 clk 跨时钟域同步，使用双触发器同步链处理。
2. IDDR 模式：

   .DDR_CLK_EDGE("OPPOSITE_EDGE") // 推荐 "SAME_EDGE_PIPELINED" (Xilinx)

3. 时序匹配：LVDS 差分对需等长布线（PCB 与 FPGA 内约束）。
4. 校准逻辑：可添加偏移校准模块纠正静态误差。

完整代码可基于以上框架扩展，需根据实际 FPGA 型号调整原语（如 Altera 的 LVDS_RX / DDR_IO）。建议参考 ADI AD7960 数据手册 优化时序细节。