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基于CPLD的120MHz高速AD采集卡的设计

消耗积分:0 | 格式:rar | 大小:444 | 2010-02-08

赵辉

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基于CPLD的120MHz高速A／D采集卡的设计
徐法东 翟正军 高速A／D采集技术已在许多领域得到愈来愈广泛的应用，本文将详细论述采用CPLD技术来实现120MHz高速A／D采集卡的设计方法，该采集卡具有包括负延迟触发在内的多种触发方式，采用CPLD复杂可编程逻辑器件（又称FPGA）EPM7128SQC100－7和AD公司的高速模数转换器（A／D）AD9054BST－135来实现。

EPM7128SQC100－7内含128个宏单元（或2500个可用门），其引脚到引脚的最短传输延时为7ns，采用单＋5V电源供电，可通过 JTAG接口实现在线编程，并带有可供84个用户使用的I／O脚（其中4个为专用输入脚）。该器件采用PQFP－100封装。其中TDI、TDO、 TMS、TCLK脚为编程脚；GCLK、GOE、GCLEAR、REDIN脚为专用输入脚；VCCINT、VCCIO脚接＋5V电源；GND脚接地； I／O为用户可编程输入输出脚。在I／O脚作输出使用时，可由用户设定为0，1和Z三种状态。
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