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2021-04-18
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三十多年来，本体硅（bulk silicon）MSOFET工艺一直是晶体管器件所采用的主要CMOS工艺。我们非常热衷于从缩小晶体管来提高密度和性能。在相同的成本上具有更快的速度、更大的内存，是一件多么美妙的事情！越来越多的在工艺上的进步目前已能使完好的特征尺寸升级到90nm技术节点。然而，在深层纳米尺寸满足对漏电和性能的需要却迅速地把传统的晶体管逼入困境。
要使性能得到继续的升级，人们正在采用新型材料和结构来改善传统的CMOS工艺。在超过32nm及以上的技术上，面对着功率性能前所未有的挑战，晶体管可能通过一系列的跳跃式创新得到发展吗？尽管答案仍在探索之中，从金属/高K栅堆叠、新型应变硅到多栅器件等等新型材料和器件结构竞相发起这场革命。
当晶体管忙于开关时，微小的晶体管会消耗能量，因此依靠封装更多的晶体管来提高密度并不凑效。不同工艺的能耗可通过动态功率来测得：
动态功率=CVdd2F
C=器件电容
Vdd=电源电压
F=开关频率
此外，作为一种并不完全的开关，即使当它们关闭时也会漏电，这一点对待机功耗起到作用。
待机功耗=I漏电xVdd
I漏电=漏电电流
当你把10亿只晶体管集成到一个100mm2面积的裸片上时，功耗就会迅速增加，且情况正变得更糟。对功耗进行管理是当前从系统、设计到工艺的所有人员的压倒一切的活动。降低功耗并不难，难在你要跟性能进行平衡。
短沟道静电学
由于工艺和材料的限制，在我们急于压缩门栅和沟道尺寸之时，源/漏结点和门栅电介质的升级却不没能跟上不能步伐。这导致短沟道静电更加不足，当器件关闭时，门栅对源-漏的漏电影响更弱（也就是亚门限模式）。随着在门栅与超出正常界线的源/漏之间的沟道电荷分配的增加（如图1），会导致亚门限漏电增加，这点可从门限电压出乎我们意料的降低中反映出来（图2）。
图1：器件电荷分配的影响有以下三种情况：（a）统一的沟道渗杂；（b）超浅结；（c）高的容器植入掺杂。
图2：以门栅极长度（Lg）为函数的器件阀值电压（VT）及源/漏漏电的曲线。对于更小的Lg，短沟道效应的开始造成VT减少。这一点同时伴随着源？漏漏电的指数增长。
要缓减这一状况，我们可使源和漏结点（xj）更浅且更陡（图1b），或者通过增加结点周围的沟道掺杂，来屏蔽静电对源/漏的影响（降低耗尽宽度）（1c）。由于低阻抗超浅结点特别具有挑战性，我们在进行伸缩时，大量的增加沟道掺杂来抑制漏电。增加掺杂会带来两种不良的副作用，会导致开关电流（Ion/Ioff）比急剧降低，该比值对于好的开关应被最大化。通过实现低亚门限摆幅（S），静电的开关比可（图3）以最大化。一个简单的一维MOS电容器的S描述忽略了由［1］给出的源/漏的电荷分配的影响：
S = 1/（亚门限斜率） = 2.3 kT/q （1 + Cdm/Cox） ~ 2.3 kTq （1 + 3Tox/Wdm）
T = 温度
Cdm = 损耗电容
Cox =门栅电容
Tox =门栅电介质厚度。
Wdm = 沟道损耗宽度
取决于栅极与沟道之间的电容耦合（Cdm/Cox），S测量门栅在关闭与打开沟道之间摆动的良好程度。增加沟道掺杂，而不使门栅电介质厚度（Tox）相应地减少，会导致S的增加。对于短沟道MOSFET，S也可通过门栅与短沟道之间的电荷分配得到增加，这也会受到终接电压的影响。显然，在维持良好短沟道控制时，如果缺乏沟道掺杂（Cdm~0），S值就最小（例如，最小化的源/漏门栅电荷分配）。如果不能完全自由地伸缩门栅电介质厚度及结点深度，由于短沟道控制在那时变得极度依赖于越来越多的沟道掺杂，从而使S最小化对于体MOSFET而言就是一个令人畏惧的事情。
图3：具有匹配的电流，但具有不同的亚门限斜率的两个器件之间的亚门限行为。
掺杂的另一个高代价是损伤传输速度。具有高沟道掺杂的器件被迫在更高门栅电场进行工作。这增加了具有门栅电介质界面沟道载流子的散射，导致载流迁移率（图4）和折衷的驱动性能的大幅下降。
图4：对于不同沟道掺杂水平（NA）和温度［2］， MOSFET的电子迁移率是有效电场的函数。
超薄体器件
绝缘上硅（SOI）的异质结构为建造具有超薄硅体（硅厚度Tsi《10nm）（图5）的器件创造了机会。通过由硅电介质界面建立的天然静电屏障，超薄SOI提供一种控制短沟道效应的可选手段。由于受到超薄硅沟道的限制，源/漏结点深度现在就自然的变浅了。
图5所示为一个具有金属门栅和高K门栅电介质的40nm-Lg全耗尽超薄（UT）SOI器件的透射电子显微镜（TEM）图像。
与体晶体管不同，超薄SOI通过它们的体结构来改进短沟道静电效应，这一结构减少了它们对沟道掺杂的依赖（图6）。要采用沟道掺杂工艺来控制最小体晶体管中的漏电，防止其增长到不可控制的水平，这可通过采用薄Si来计算。由于损耗电容Cdm保持为最小值，通过减少S，可使得开/关电流的比率最大化 。
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