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CMOS电路的ESD保护结构设计资料下载
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2021-04-21
djelje
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引言
静电放电（ESD - ElectroStatic Discharge）会给电子器件带来破坏性的后果，是造成集成电路失效的主要原因之一。 随着集成电路工艺不断发展，CMOS电路的尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能。
如何使全芯片有效面积尽可能小、高抗ESD性能且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。
ESD保护原理
ESD保护电路的设计目的就是要避免工作电路成为因ESD而遭到损害，保证在任意两芯片引脚之间发生的ESD都有低阻旁路将ESD电流引入电源线。 这个低阻旁路不但要能吸收ESD所产生的电流，还要箝位工作电路的电压，防止工作电路由于电压过载而受损。 在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的稳定性，能在ESD发生时快速响应，在保护电路的同时，抗静电结构自身不被损坏。 抗静电结构的负作用（例如输入延迟）必须在可以接受的范围内，并防止抗静电结构发生闩锁。
CMOS电路ESD保护结构的设计
大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁或I/O电路内部。 典型的I/O电路由输出驱动和输入接收器两部分组成。 ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。 具体到I/O电路，就是与PAD相连的输出驱动和输入接收器，必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地箝位保护电路电压。 而在这两部分正常工作时，不影响电路的正常工作。 常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。 由于MOS管与CMOS工艺兼容性好，因此常采用MOS管构造保护电路。
CMOS工艺条件下的NMOS管有一个横向寄生n-p-n（源极-p型衬底-漏极）晶体管，这个寄生的晶体管开启时能吸收大量的电流。 利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS（GGNMOS，GateGroundedNMOS）。
在正常工作情况下，NMOS横向晶体管不会导通。 当ESD发生时，漏极和衬底的耗尽区将发生雪崩，电子空穴对也同时产生。 一部分产生的空穴被源极吸收，其余的流过衬底。 由于衬底电阻Rsub的存在，使衬底电压提高。 当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。 这些电子在源漏之间电场的作用下，被加速，产生电子和空穴的碰撞电离，形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，最终导致NMOS管损坏。
为了进一步降低输出驱动上NMOS在ESD时两端的电压，可在ESD保护器件与GGNMOS之间加一个电阻。 这个电阻不能影响工作信号，因此不能太大。 画版图时通常采用多晶硅（poly）电阻。
只采用一级ESD保护，在大ESD电流时，电路内部的管子还是有可能被击穿。 GGNMOS导通，由于ESD电流很大，衬底和金属连线上的电阻都不能忽略，此时GGNMOS并不能箝位住输入到接收端栅的电压，因为让输入接收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR压降。 为避免这种情况，可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护，用它来箝位输入接收端栅电压，如下图所示。 常见ESD的保护结构和等效电路
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