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高效能低功率之智能家电专用处理器之编译器支持工具组
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摘要：
本年度计划为3C DSP整合发展编译器工具组子计划之第二年度计划，也是总计划之最后一年子计划。主要目的在于设计3C整合运算所需的 DSP Compiler 及其程序发展支持环境，同时提供整个系统所有需要的高效能运算。我们在下列各主要环节上取得丰硕的成果：除了继续深入改进高效能之3C DSP编译器工具组，配合可移植性编译器架构，增进高可携性、高修改性的编译器特质外，利用编译器最佳化的技术降低 DSP 的能量消耗 (Power Consumption) 部分，亦将进行先进且完整的研讨，此外，我们亦将与DSP Processor的硬件设计进行水平与垂直整合，含括强化利用特有之Low-PowerInstruction Sets（美国NSF CCR-0096383国际合作计划中的相关项目为Section 3.4.5.1，(1) Design of Power Management Instruction），及有助于提升 DSP 程序执行效率的 Instruction Sets。而在 DSP 科学用算函数库（SAL，Scientific Arithmetic Library）部分，我们也将参考Mercury RACE的科学函数与Open Source的libDSP，并针对各式的ETSI Standard Codec的算法做编译器最佳化的可能性分析，使用DSP 指令层平行化导向之Meta-Language 之技术与Pseudo Assembly，增进我们所设计之高效能高移植性SAL 、 Multimedia Compression Algorithm等函数库之最佳化程度（美国NSF CCR-0096383国际合作计划中的相关项目为Section 3.4.5.3，(1) ISDL/Hardware Description Language-Based DSP Library Design ）。我们亦将藉由美国NSF CCR-0096383国际合作计划与双方研究人员整合彼此的研究成果及经验，以期能在相关技术领域获得更大的突破。
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