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CMOS集成电路片上静电放电防护器件的设计

消耗积分:0 | 格式:pdf | 大小:2.01 MB | 2011-12-16

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静电放电（ESD）在集成电路产业中造成的电路失效占有相当大的比重。随着电路的集成度增加、栅氧厚度减薄、多电源、混合信号模块在复杂电路中的运用、更大的芯片寄生电容和更高的工作频率，这些都会导致先进器件和电路对ESD 更加敏感。因此只有弄清楚各种工艺下ESD 现象的机理，ESD 防护问题才能得到更好的解决。所以集成电路ESD 防护的研究具有重要意义。
本研究旨在提高CMOS 工艺下片上ESD 防护能力。针对多种深亚微米工艺，设计了ESD 防护器件结构，测试分析了各种结构的ESD 防护能力
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