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TD-SCDMA Turbo 解码器设计
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TD-SCDMA Turbo 解码器设计 （一）
本文讨论一种用于TD-SCDMA （3GPP TDD LCR） 技术的硬件Turbo 解码器浮点模型，阐述了该模型的设计、架构和优化。这种浮点模型具有简单，计算速度快的特点，且读写存储器的效率较高。同时，相关Turbo解码器采用了Max-log-MAP 算法和步进窗口训练技术(SW-WT)。
1. 引言
Turbo 编码方案最早发表在[1] [3] （1993）中。 如今Turbo编码已经与卷积编码一同被广泛用于第三代（3G）个人无线通信系统中。
Turbo编码的优势在于：对长数据块具有强大的前向纠错能力。然而，相应地，Turbo码一般也仅适用于对长数据块造成的迟延不敏感的传输信道，如分组数据业务信道。
本文讨论一种用于TD-SCDMA （3GPP TDD LCR） 技术的硬件Turbo 解码器浮点模型，阐述了该模型的设计、架构和优化。这种浮点模型具有简单，计算速度快的特点，且读写存储器的效率较高。同时，该Turbo解码器还采用了Max-log-MAP 算法和步进窗口训练技术(SW-WT)。
当在ASIC中实现该硬件Turbo解码器时，要求采用资源高效的定点模型。我们将在稍后的文章中讨论这种定点模型的设计和优化。
2. 3GPP Turbo 编码
3GPP Turbo编码 [2] 采用的是1/3 码速率， 其编码是由2个结构相同、约束长度为4、具有生成矩阵的系统递归卷积编码器(RSC) 生成：[3]
EQ 1
为方便起见，将两个RSC 分别记作 RSC0 和 RSC1。
将输入Turbo 编码器的数据块长度记作 。对于3GPP Turbo 编码器， 。
将输入编码器的数据比特记作 ，其中， 表示输入RSC0的数据比特， 表示输入RSC1 的数据比特。这里， 表示输入比特的下标（索引）。
将 输入RSC0 ，以获得 的奇偶校验比特 。这样，RSC0的编码率是 1/2，其输出比特包含输入比特（即称之为系统比特） 和奇偶校验比特 。
同时，原始输入数据比特 也被输入Turbo编码器内部交织器，得到交织排列的输入数据比特 。 之后，将 输入RSC1，得到 的奇偶校验比特 。为达到1/3码率Turbo编码， RSC1的交织后系统输出比特 被删除。此时Turbo编码器的输出比特如下：
EQ 2
在 个输入比特按时钟频率逐位送入RSC0和 RSC1之后，编码器将编码格终止比特，按时钟频率逐位输出，以清空编码器，等待下一数据块的输入。RSC0和RSC1中的每种比特序列产生3个尾比特，因而，编码器输出的比特流总共包含12个尾比特，12个尾比特构成的序列如下：
EQ 3
所以，相应地，输出的编码数据块的总长度是 。需要说明的是，虽然上述编码器本质上是在串行地工作，但由于采用了终止处理以及Turbo交织器的转换作用，使上述编码器的编码过程变成块编码操作。
3. Turbo解码器
Turbo解码器的解码方法，正如这种解码器名称的来由——类似于涡轮发动机的工作原理。
在涡轮发动机中，排气过程将更多的气体压入进风口。同样地，在Turbo解码器中，解码被设计成迭代的过程。每一次迭代过程的输出结果，被反馈送入解码器，作为下一次迭代过程的输入， 以提高对原始解码数据块做解码估计的准确度。一般来说，每经过一次解码迭代，原始数据块的解码估计都会进一步提高。
每一次Turbo解码迭代由两个解码阶段（stage）构成：stage0 和 stage1。
stage0 负责处理线性排列的比特串；stage1 负责处理经过Turbo 交织的比特串。
将stage0 负责处理的比特分别记作 和 ， 和 分别是 和 经过衰落和噪声污染后，在接收端收到的信号。
将stage1 负责处理的比特分别记作 和 ， 和 分别是 和 经过衰落和噪声污染后，在接收端收到的信号。 其中， 是由 经过Turbo交织计算后所得的。
解码器在stage0 和 stage1 采用的解码算法是Max-log-MAP算法[4][5][6]。Max-log-MAP算法是次优log-MAP算法，同时也是复杂度最低的log-MAP算法。
stage0 和 stage1的输出结果分别是：外赋对数似然比—— ， 后验对数似然比—— 。 是在给定序列 的条件下，原始数据是 的条件对数似然比。 的值可以是+1，也可以是 –1。 这一 函数的取值，可以作为任一解码阶段或任意次数的迭代过程的输出。 但一般来说，使用更多的解码阶段和迭代次数，可以提高对 估计的准确性。
可以用于计算Turbo交织 后比特的似然性，也可以用于计算Turbo解交织 后比特的似然性，根据解码阶段而定( 参见EQ 4)。并且，在Max-log-MAP算法中， 还被作为后验信息 ，反馈输入到解码器输入端。
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