文章:8
阅读数:74384
时序约束中一种特殊的情景分析
Verilog和SystemVerilog定义了4种描述信号状态
DC中有一个比较常用的方法:set_cost_priority -delay
北美ASIC经典面试试题
Verilog generate语句的类型
对AI芯片的厂商进行归纳和整理
cdc路径方案帮您解决跨时钟域难题
博通提案收购高通进行行业资源整合:半导体“熟透了”