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如何使用VHDL实现testbench的编写
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2020-12-11
jf_16732219
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大多数硬件设计人员对 verilog 的 testbench 比较熟悉，那是因为 verilog 被设计出来的目的就是为了用于测试使用，也正是因为这样 verilog 的语法规则才被设计得更像 C语言，而 verilog 发展到后来却因为它更接近 C 语言的语法规则，设计起来更加方便，不像 VHDL 那也死板严密，所以 verilog 又渐渐受到硬件设计者们的青睐。但其实 VHDL 在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。大多数硬件设计人员对 verilog 的 testbench 比较熟悉，那是因为 verilog 被设计出来的目的就是为了用于测试使用，也正是因为这样 verilog 的语法规则才被设计得更像 C 语言，而 verilog 发展到后来却因为它更接近 C语言的语法规则，设计起来更加方便，不像 VHDL 那也死板严密，所以 verilog 又渐渐受到硬件设计者们的青睐。但其实 VHDL 在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。
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