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为什么要学硬件语法篇：大家都知道软件设计使用软件编程语言，例如我们熟知的C、Java等等，而FPGA设计使用的是HDL语言，例如VHDL和VerilogHDL。说的直白点，FPGA的设计就是逻辑电路的实现，就是把我们从数字电路中学到的逻辑电路功能，使用硬件描述语言（Verilog/VHDL）描述出来，这需要设计人员能够用硬件编程思维来编写代码，以及拥有扎实的数字电路功底。
硬件语法篇包含了哪些内容：该篇不仅仅是介绍了Verilog HDL基本概念和语法，更着重讲解了Verilog HDL的基本设计思想及优良的代码书写规范和风格。
Verilog 是Verilog HDL的简称，Verilog HDL是一种硬件描述语言（HDL：HardwareDescription Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。
在FPGA的设计中，我们有多种设计方式，如绘制原理图、编写描述语言代码等。早期的工程师对原理图的设计方式情有独钟，这种输入方式能够很直观的看出电路的结构并快速理解电路。随着逻辑规模的不断攀升，逻辑电路也越来越复杂，这种输入方式就会显得力不从心，应付简单的逻辑电路还算实用，应付起复杂的逻辑电路就不行了。因此取而代之的便是编写描述语言代码的方式，现今的绝大多数设计都是采用代码来完成的。
目前，主流的硬件描述语言有两种：一种是VHDL，另一种是Verilog。VHDL的全名VeryHigh Speed Integrated Circuit Hardware Description Language，即VHSIC，译为超高速集成电路的硬件描述语言。VHDL发展较早，语法严谨；Verilog类似C语言，语法风格比较自由。
Verilog 和VHDL这两种硬件描述语言都已成为了IEEE标准，VHDL是在1987年成为IEEE标准，Verilog 则在1995年才正式成为IEEE标准。之所以VHDL比Verilog早成为IEEE标准，这是因为VHDL是美国军方组织开发的，而Verilog则是从一个普通的民间公司的私有财产转化而来，基于Verilog的优越性，才成为的IEEE标准，因而有更强的生命力。对于初入FPGA的新手而言，掌握一种硬件描述语言是必要的。
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