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简析运放并联的可行性资料下载
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2021-04-09
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每隔一段时间，我都能在论坛上看到类似的问题。尽管我们会做肯定的回复，但这足以让我们有点不寒而栗。这样虽然可行，但要特别小心。现在，让我们看看关键的地方在哪里。不要使用下图中左侧的电路：直接并联两个运放的输入和输出将导致严重的问题。不同的失调电压将引起输出电压相互调整。一个运放会做为电流源向另一个运放灌入电流，并可能因此而丧失所有的电流驱动能力。图1b进行了改进。运放A1做为主输出，运放A2做为从输出，跟随主输出电压。即使A2的输出与A1会有轻微的不同，R3和R4也会促使系统合理的分配输出电流。反馈点从负载侧R3和R4的交点引出，以确保正确的压降。这些电阻的I?R压降会造成输出电压摆幅的一些损失，因此，你会想要减少这些电阻的阻值。但同时，A2的失调电压将产生额外的静态电流Vos/(R3+R4)。在这里选择电阻需要进行权衡。谨慎处理高速信号。系统希望A2能精确的跟随A1的输出。如果信号太快，A2的相位偏移将引起输出电压的差异，这将损失一部分输出电流。避免输出摆动过快是非常重要的。如果可能，在输入加上R-C滤波器，让A1输出的快速变化信号的速度低于压摆率，因为在快速变化时，两个运放的动态输出性能也许没有那么匹配。不要使用老一代的运放，这些运放有输出反向(相位反转)特性。如果A1的输出超过了A2的输入共模电压范围，同时它的输出电压反向，那么结果会非常糟糕。总之，彻底检查你的电路。通过SPICE仿真可以知道基本电路是否能工作，但是运放的模型却不能精确的预测电路中罕见问题的发生。搭建一个实验板并仔细检查所有信号和条件。如果你的运放有多个资源，你还要考虑不同制造商生产的器件的性能差别。你一定认为我在用并联运放时特别谨慎吧。对的，并联运放是可行的，但是设计时需要小心。我推荐大家用更简单的方式，那就是选一个有大电流输出的运放。这里提供一些可供选择的运放：?TLV4111 300mA, 6V. CMOSOp Amp.?BUF634 G=1 buffer, 200mA, 36V. Used inside the feedback loop of standard op amps.?OPA547 500mA, 60V Op Amp. Adjustable current limit.?OPA564 1.5A, 24V Op Amp, 17MHz GBW.?OPA548 5A, 60V Op Amp. Adjustable current limit(mbbeetchina)
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