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应用于AVS视频解码器的VLD设计

消耗积分:0 | 格式:pdf | 大小:298 KB | 2011-09-26

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:设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器，根据码流特点进行硬件模块划分;采用桶形移位器并行解码，每个时钟解一个码字，采用Verilog语言进行设计、模拟，通过了FPGA验证。用0.18 pinCMOS工艺库综合，电路规模为1.6万门左右，最高频率能够达到166MHz，可实时解码72帅/10801高清AVS码流。
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