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如何设计一个选通脉冲串又不会截短脉冲的电路
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2017-11-15
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要想从一个连续的时钟源选通一个完整的时钟脉冲序列而又不改变脉冲的持续时间和数量，不是一件容易的事情。在大多数情况下，简单的与门会有问题，见图1。
只要异步选通信号E是高电平，时钟脉冲就会通过与门。哪怕丢失或失真一个脉冲都会很关键，那么简单的与门就不合适了—由于时钟和E之间缺少同步，脉冲串中的第一个和最后一个脉冲经常会失真（比正常脉冲短）。
图1：两种选通脉冲串的方法，一种是使用选通信号E和与门（Y输出），一种是量化器（蓝色）。
本设计实例展示了一种用于综合异步选通电路的数学方法，这种电路可以在不改变脉冲宽度的条件下，从时钟信号中选通一个精确的脉冲串。这种电路被称为量化器。
根据量化器的工作原理做一个状态转换表（图2）。
图2：异步有限状态机（FSM）转换主表，其中1，2，3，4，5，6，7带圈的数字是稳定FSM状态号（G是时钟输入）。
图3：根据Mealy（左）和Moore（右）状态机做出的最终表格对。
借助图2并根据Mealy和Moore状态机可以做出最终的表格对（图3）。图中：
MC1：2-5-6-7和MC2：1-3-4是最大兼容集（根据Mealy状态机）；
MC1：5-7、MC2：1-2-6和MC3：1-3-4是最大兼容集（根据Moore状态机）。
从图3可以看到，Moore状态机的总覆盖率要求更大数量的最大兼容子集，也就是更糟糕。另一方面，第一个状态可以是MC2集和MC3集的一个部分，它代表了用于额外电路优化的机会。但无需进一步考虑这个问题。
只要异步选通信号E是高电平，时钟脉冲就会通过与门。哪怕丢失或失真一个脉冲都会很关键，那么简单的与门就不合适了—由于时钟和E之间缺少同步，脉冲串中的第一个和最后一个脉冲经常会失真（比正常脉冲短）。
图1：两种选通脉冲串的方法，一种是使用选通信号E和与门（Y输出），一种是量化器（蓝色）。
本设计实例展示了一种用于综合异步选通电路的数学方法，这种电路可以在不改变脉冲宽度的条件下，从时钟信号中选通一个精确的脉冲串。这种电路被称为量化器。
根据量化器的工作原理做一个状态转换表（图2）。
图2：异步有限状态机（FSM）转换主表，其中1，2，3，4，5，6，7带圈的数字是稳定FSM状态号（G是时钟输入）。
图3：根据Mealy（左）和Moore（右）状态机做出的最终表格对。
借助图2并根据Mealy和Moore状态机可以做出最终的表格对（图3）。图中：
MC1：2-5-6-7和MC2：1-3-4是最大兼容集（根据Mealy状态机）；
MC1：5-7、MC2：1-2-6和MC3：1-3-4是最大兼容集（根据Moore状态机）。
从图3可以看到，Moore状态机的总覆盖率要求更大数量的最大兼容子集，也就是更糟糕。另一方面，第一个状态可以是MC2集和MC3集的一个部分，它代表了用于额外电路优化的机会。但无需进一步考虑这个问题。
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