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借助EldoRF优化压控振荡器的相位噪声
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2010-06-08
张强
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锁相环（PLL）是集成电路中非常重要的模块，常常用来实现时钟倍频，时
钟综合，抖动衰减，数据时钟恢复等功能。PLL 是一个非线性的离散系统，很难
准确刻画。在一定的条件下——开环带宽小于参考频率的1/10——可以把它作为
一个线性系统来近似处理。在行为级，或称系统级，工程师可以用一些辅助工具
如Matlab 或Verilog-A，来实现PLL 的模型。在将行为级的模型细化为晶体管级
的电路时，工程师们一般是把PLL 的各个子模块分别设计和刻画，再用线性模
型把它们组合在一起，得到各种环路参数。其中的原因有两个：一是线性模型的
准确性很高，能够满足工程的需要；二是整个PLL 一起仿真时，对硬件和软件
的要求都很高：单单一个瞬态仿真，在满足精度和功能两个条件下，就要花费数
小时，甚至数天，更别说要仿真环路参数了。这样的代价在工程开发中是不可接
受的。
钟综合，抖动衰减，数据时钟恢复等功能。PLL 是一个非线性的离散系统，很难
准确刻画。在一定的条件下——开环带宽小于参考频率的1/10——可以把它作为
一个线性系统来近似处理。在行为级，或称系统级，工程师可以用一些辅助工具
如Matlab 或Verilog-A，来实现PLL 的模型。在将行为级的模型细化为晶体管级
的电路时，工程师们一般是把PLL 的各个子模块分别设计和刻画，再用线性模
型把它们组合在一起，得到各种环路参数。其中的原因有两个：一是线性模型的
准确性很高，能够满足工程的需要；二是整个PLL 一起仿真时，对硬件和软件
的要求都很高：单单一个瞬态仿真，在满足精度和功能两个条件下，就要花费数
小时，甚至数天，更别说要仿真环路参数了。这样的代价在工程开发中是不可接
受的。
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