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FPGA视频教程之SF-EP1C开发板PLL配置仿真实验的详细资料说明
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2019-03-06
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PLL,即锁相环。简单的理解，给PLL一个时钟输入(-般是外部晶振时钟)，然后经过PLL内部的处理以后，在PLL的输出端口就可以得到一定范围的时钟频率。其之所以应用广泛，因为从PLL输出得到的时钟不仅仅从频率和相位上比较稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。下面就如何配置一一个PLL做一些说明。
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