搜索内容
登录
UVM
0人关注
UVM是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。
...展开
158
文章
0
视频
26
帖子
19126
阅读
关注标签，获取最新内容
全部
技术
资讯
资料
帖子
size()和$size这两种方式有什么样的区别呢？
2023-03-23
2609阅读
什么是UVM environment？
2023-03-21
1047阅读
UVM验证平台顶层有什么作用
2023-03-21
1259阅读
UVM Sequences 复用程度的3大准则
2023-03-21
428阅读
UVM中类的例化用new还是create
2023-03-21
1275阅读
UVM_Agent中包含哪些内容？
2023-03-21
665阅读
DUT 和 testbench 连接教程
2023-03-21
1454阅读
为什么不是uvm_transaction构建UVM事务呢？
2023-03-08
662阅读
DS-PAW bandunfolding能带反折叠计算
2023-02-25
1650阅读
简述RAL寄存器模型基础
2023-02-14
2660阅读
浅析UVM不同机制的调试功能
2023-02-14
1255阅读
简化UVM寄存器模型的使用教程
2023-01-30
2159阅读
SystemVerilog调试过程中常用的方法和技巧
2023-01-09
2524阅读
UVM设计模式：OOP特性、设计原则、规范与单元测试
2023-01-05
1211阅读
如何优雅地结束UVM Test
原创
2022-12-17
2527阅读
ASIC芯片设计之UVM验证
2022-11-30
1449阅读
SystemVerilog中class是什么意思
2022-11-14
1227阅读
UVM sequence机制中response的简单使用
2022-09-22
2338阅读
如何配置sequence的仲裁算法和优先级
2022-09-14
1451阅读
探讨一下UVM的config机制
2022-09-14
1562阅读
上一页
7
/
9
下一页
相关推荐
更多 >
IOT
海思
STM32F103C8T6
数字隔离
硬件工程师
wifi模块
74ls74
MPU6050
UHD
Protues
STC12C5A60S2
×
20
完善资料，
赚取积分
下载APP
搜索内容
