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基于FPGA仿真结果的MPEG4可变长数据解码器设计详细概述

消耗积分:0 | 格式:rar | 大小:0.46 MB | 2018-04-23

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　　本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计与仿真结果。在这种解码器中，我们采用了基于PLA的并行解码算法，这种算法能够实现每个时钟解码一个码字。同时，为了提高解码的效率，降低操作的延迟，我们在设计中还引入了流水线操作方式、码表分割等技术，这些技术有利于并行操作的实现。在文章的最后一部分，我们给出了FPGA的仿真结果，结果显示这种结构的解码器完全能够满足MPEG-4的可变长数据的解码需求。

基于FPGA仿真结果的MPEG4可变长数据解码器设计详细概述

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