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使用FPGA和CPLD实现四路电子抢答器的设计论文说明
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一、设计目的
1. 进一步掌握 QUARTUⅡS软件的使用方法；
2. 会使用VHDL语言设计小型数字电路系统；
3. 掌握应用 QUARTUⅡS软件设计电路的流程；
4. 掌握电子抢答器的设计方法。
二、设计要求
1. 系统总体设计
（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。
（2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。
（3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0 时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。
（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1 分，答错一次减1 分。
（5）设置一个系统清除开关，该开关由主持人控制。
（6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。
2. 设计方案
系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta ，计时使能端en时钟信号clk， 复位rst ；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1 表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块） 。
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