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昨天后仿真四位加法器的时候，想比较一下，超前进位加法器和串行加法器的时候，特意比较了一下那个的延时少一些，居然发现超前进位加法器延时比串行加法器多，不知道为什么，于是做么一下是不是优化的问题。
于是鼓弄了一下，在ISE —— Synthesize （综合）右键—— Properties可提供最多的多功能引脚、I/O 标准、端接方案和差分对的FPGA 在信号分配方面也具有最复杂的设计指导原则。尽管Altera 的FPGA 器件没有设计指导原则（因为它实现起来比较容易），但赛灵思的FPGA 设计指导原则却很复杂。但不管是哪一种情况，在为I/O 引脚分配信号时，都有一些需要牢记的共同步骤：
1. 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O 标准、电压、需要的端接方法和相关的时钟。
2. 检查制造商的块/区域兼容性准则。
3. 考虑使用第二个电子数据表制订FPGA 的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。
4. 利用以上两个电子数据表的信息和区域兼容性准则， 先分配受限制程度最大的信号到引脚上， 最后分配受限制最小的。例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。
5. 按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出（SSO） 和不兼容I/O 标准等设计问题， 尤其是当你具有很多个高速输出或使用了好几个不同的I/O 标准时。如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。如果某个特定块所选择的I/O 标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA 提供了片内端接，那么它也可能适用于其他兼容性规则。
6. 在合适的地方分配剩余的信号。
在这个阶段，考虑写一个只包含端口分配的HDL 文件。然后通过使用供应商提供的工具或使用一个文本编辑器手动创建一个限制文件，为I/O 标准和SSO 等增加必要的支持信息。准备好这些基本文件后，你可以运行布局布线工具来确认是否忽视了一些准则或者做了一个错误的分配。
这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB 的走线、冗余规划、散热问题和信号完整性。FPGA 工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。
你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。
基于CMOS 的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时， VDD 与地之间短路连接消耗内部功率。漏电功耗是CMOS 工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容，放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。
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