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Vivado Design Suite 7系列FPGA和Zynq-7000 SoC库指南
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推断：该组件可以由大多数支持的合成工具进行推断。如果您希望代码在多个体系结构中具有完全的灵活性和可移植性，则应该使用此方法。推理还为工具提供了优化性能、面积或功率的能力，正如用户向合成工具指定的那样。
IP目录：可以从IP目录实例化此组件。IP目录维护一个由多个原语组合而成的IP核库，以形成更复杂的函数，以及帮助实例化更复杂的原语的接口。这里对IP目录的引用通常是指后者，在这里，您可以使用IP目录来帮助使用某些原语并将其集成到您的设计中。
宏支持：此组件有一个可以使用的UniMacro。这些组件位于Xilinx工具的UniMacro库中，用于实例化那些只需使用这些基元就可以实现复杂实例化的基元。合成工具将自动将UniMacros扩展到它们的底层原语。
这个宏合成从源时钟域到目标时钟域的一组单比特信号。
为了正常工作，输入数据必须由目标时钟采样两次或更多次。您可以定义同步器中使用的寄存器级数。一个可选的输入寄存器可用于在同步输入之前将其注册到源时钟域中。您还可以启用模拟功能来生成消息，以报告宏的任何潜在误用。
注意：这个宏期望源数组的每一位都是独立的，并且没有定义的需要保留的关系。如果数组的每个位都有需要保留的关系，请使用XPM_CDC_HANDSHAKE或XPM_CDC_GRAY宏。
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