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FPGA数字逻辑电路的设计与分析的基础知识和工程文件免费下载

消耗积分:0 | 格式:rar | 大小:0.31 MB | 2020-12-10

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　　主要内容：设计一个一位的全加器，从真值表开始，介绍门级实现，然后形成电路图，对功能进行仿真验证，最后再用行为级描述实现全加器功能，二者形成对比。把 Verilog 代码，硬件电路，仿真波形三者对应起来。

　　1．明确输入、输出接口

　　加法器：即实现A+B=SUM。全加器不仅考虑本位计算结果是否有进位Count，也要考虑上一位对本位的进位 Cin。如下图所示：

　　因此，一位全加器共有 3 个输入，2 个输出，如果把它封装成一个模块，就是下图所表现的形式

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