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集成电路中的时延可测性设计

消耗积分:0 | 格式:pdf | 大小:496 KB | 2011-05-28

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随着集成电路制造工艺的特征尺寸不断减小，高性能集成电路产品的定时约束变得越来越严格。各种制造缺陷如阻性开路、阻性短路、通孔中形成空洞以及栅氧化层失效等现象的影响在当前先进的集成电路制造工艺下也变得越来越显著。为了确保芯片的出厂质量，通常需要对其进行有效的时延测试。对集成电路进行时延可测性设计不仅可以非常有效地检测芯片中的时延缺陷，而且可以为芯片在量产前进行有效的调试。在本文当中，我们首先介绍了集成电路中的时延缺陷对芯片性能和可靠性的影响，然后分别介绍了一些采用时延可测性设计技术来提高芯片时延测试故障覆盖率、精简时延测试向量集规模、检测芯片中小时延缺陷以及对芯片的时延故障进行在线检测的方法。
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