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一种改进的全数字锁相环设计
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2009-08-29
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本文在介绍了经典全数字锁相环（all digital PLL, ADPLL）的基础上，提出了具
有捕获锁定未知输入信号频率功能的ADPLL，使用方便，应用广泛。本文详尽的描述了系统的工作原理和关键部件的设计，通过计算机进行了仿真验证，并在可编程逻辑器件（FPGA）中予以实现。
关键词：全数字锁相环（ADPLL） 鉴频器 异或门鉴相器（XORPD）鉴频鉴相器（PFD）锁相环路（Phase-Locked Loop, PLL）是一个能够跟踪输入信号相位的闭环自动控制系统[2]，是由鉴相器、环路滤波器和压控振荡器三个基本部分组成的一个负反馈环路，用于实现两个信号的相位同步。其广泛用于通信、无线电及电力系统自动化等领域，实现信号处理、调制解调、时钟同步、倍频、频率综合等功能。
在目前的全数字锁相环中，只有74XX297 型ADPLL 芯片是用HDL 语言来实现的[1] [2][3]，在其改进的类似设计中[4][5][6]，都是在已知输入信号的频率的前提下，对ADPLL 编写N 模计数器的数值，从而得到需要的输出信号。本文提出了一种改进的设计，能够完全使用硬件描述语言（HDL）来实现全数字逻辑电路，达到对输入信号的快速捕获和锁定，增加了独特的鉴频模块；采用鉴频鉴相器，替代了原有的异或门鉴相器和边沿鉴相器；调整滤波计数器以适应鉴频鉴相器的需要，使PLL 能够适应不同频率、不同相位差的复杂信号环境，使用更加方便，应用更加广泛。
有捕获锁定未知输入信号频率功能的ADPLL，使用方便，应用广泛。本文详尽的描述了系统的工作原理和关键部件的设计，通过计算机进行了仿真验证，并在可编程逻辑器件（FPGA）中予以实现。
关键词：全数字锁相环（ADPLL） 鉴频器 异或门鉴相器（XORPD）鉴频鉴相器（PFD）锁相环路（Phase-Locked Loop, PLL）是一个能够跟踪输入信号相位的闭环自动控制系统[2]，是由鉴相器、环路滤波器和压控振荡器三个基本部分组成的一个负反馈环路，用于实现两个信号的相位同步。其广泛用于通信、无线电及电力系统自动化等领域，实现信号处理、调制解调、时钟同步、倍频、频率综合等功能。
在目前的全数字锁相环中，只有74XX297 型ADPLL 芯片是用HDL 语言来实现的[1] [2][3]，在其改进的类似设计中[4][5][6]，都是在已知输入信号的频率的前提下，对ADPLL 编写N 模计数器的数值，从而得到需要的输出信号。本文提出了一种改进的设计，能够完全使用硬件描述语言（HDL）来实现全数字逻辑电路，达到对输入信号的快速捕获和锁定，增加了独特的鉴频模块；采用鉴频鉴相器，替代了原有的异或门鉴相器和边沿鉴相器；调整滤波计数器以适应鉴频鉴相器的需要，使PLL 能够适应不同频率、不同相位差的复杂信号环境，使用更加方便，应用更加广泛。
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