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适用于H.264视频解码器的VLD设计

消耗积分:5 | 格式:rar | 大小:223 | 2009-12-02

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设计了一种适合于H.264 的变字长解码器根据码流特点进行模块划分减少硬件开销采用并行结构解NAL 包解码效率高采用了桶形移位器进行并行解码每个时钟解一个码字采用Verilog 语言进行设计仿真并通过了FPGA 验证可以在FPGA 上实时解码标准清晰度的H.264 视频用0.18mm CMOS 工艺库作综合电路规模为1.6 万门左右最高频率能够达到150MHz
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