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Manage your design by using HD
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随着芯片设计的日趋复杂,开发设计百万门规模以上的芯片项目已经非常普
遍，同时随着芯片设计复杂度的提高，许多FPGA 开发项目不再是只有一两位
工程师参与开发，而是由多位工程师组成的设计团队参与项目前端设计，甚至
还有很多跨地域的设计合作需要，同时IP 或者内部设计模块的重用也已经成为
一个大规模芯片设计必不可少的手段。如何应对日益增长的设计复杂性和设计
可管理性，成为芯片开发过程中的新挑战。本文结合在上海贝尔阿尔卡特有限
公司的设计实践，介绍我们项目中利用先进EDA 工具应对上述挑战的体会。
强大的设计管理功能
随着半导体技术的飞速发展，在深亚微米甚至纳米设计时代，芯片规模和
复杂度将继续遵循每十八个月增加一倍的摩尔定律。通讯设备中的芯片设计开
发工作包括FPGA 的设计开发也变得越来越复杂。如何应对和管理这些设计复
杂性，成为ASIC/FPGA 开发工程师和项目经理需要迫切解决的挑战。这些挑
战主要表现在：
1、设计复杂性在不断增加，而 time-to-market 的时间窗口却并没有随之
增加，甚至由于市场及产品的竞争及更新换代要求更短的开发周期；
2、随着设计规模的加大，需要处理更多的设计部件和设计文件，需要开
发和管理更多的RTL 代码，需要面对更大规模的逻辑门数；
3、随着设计规模和复杂性的增加，随之也要求更大的设计团队参与设
计，很多情况下甚至需要整合跨国界、跨时区的设计团队和资源，如
何优化整合团队设计资源，进行相应的设计数据管理共享和版本管
理，这显然增加了设计管理的难度；
4、随着设计复杂性的增加，设计验证日益成为整个芯片开发过程中的
critical path。如何通过更高效的调试手段来加速设计验证，成为设计
人员的迫切需求；
HDL Designer Series 工具提供了一个统一的开发环境，支持VHDL、
Verilog 或者混合语言的ASIC，FPGA 和SoC 芯片设计开发，正逐步支持
SystemVerilog。这一集成的设计开发平台包括了针对百万门级芯片设计开发项
目中所要求的设计实现、设计管理、设计调试、文档生成管理等解决方案。在
VHDL 及混合硬件描述语言的仿真、FPGA 组件的合成、以及设计的捕捉与管
理等方面，HDL Designer Series 为提高设计效率和设计质量提供了非常灵活的
手段和功能。通过图形化、文本或两者的组合，结合IP 的引入，快速高效的创
建设计，HDL 可视化和统一的HDL 风格和文档能力，版本管理为团队设计提供
了基础。全面的VHDL、Verilog 和mixed-HDL 支持适应百万门的FPGA，ASIC
和SoC 设计。与仿真工具如ModelSim 和综合工具如Precision 结合提供完整的
FPGA/ASIC 设计流程.在百万逻辑规模等级的FPGA 设计领域里，提供了全面的
整合式设计解决方案。
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