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STM32F4xx微控制器中文参考手册资料免费下载
叶落听雨
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本参考手册面向应用开发人员，提供有关使用 STM32F405xx/07xx、STM32F415xx/17xx、 STM32F42xxx 和 STM32F43xxx 微控制器存储器与外设的完整信息。 STM32F405xx/07xx、STM32F415xx/17xx、STM32F42xxx 和 STM32F43xxx 构成一个微控制器系列，各产品具有不同的存储器大小、封装和外设。
文档约定
在本文档中，将具有 FPU 的 Cortex-M4 内核称为 Cortex-M4F。
词汇表
本节简要介绍本文档中所用首字母缩略词和缩写词的定义：
● 在本文档中，将具有 FPU 的 Cortex-M4 内核称为 Cortex-M4F
● CPU 内核集成了两个调试端口：
— JTAG 调试端口 （JTAG-DP） 提供基于联合测试工作组 （JTAG） 协议的 5 引脚标准接口。
— SWD 调试端口 （SWD-DP） 提供基于串行线调试 （SWD） 协议的 2 引脚（时钟和数据）接口。
有关 JTAG 和 SWD 协议的信息，请参见《Cortex-M4F 技术参考手册》。
● 字：32 位数据/指令。
● 半字：16 位数据/指令。
● 字节：8 位数据。
● 双字：64 位数据。
● IAP（在应用中编程）：IAP 是指可以在用户程序运行期间对微控制器的 Flash 进行重新编程。
● ICP（在线编程）：ICP 是指可以在器件安装于用户应用电路板上时使用 JTAG 协议、 SWD 协议或自举程序对微控制器的 Flash 进行编程。
● I-Code：此总线用于将 CPU 内核的指令总线连接到 Flash 指令接口。通过此总线可执行预取操作。
● D-Code：此总线用于将 CPU 的 D-Code 总线（数据加载和调试访问）连接到 Flash 数据接口。
● 选项字节：存储于 Flash 中的产品配置位。
● OBL：选项字节加载器。
● AHB：高级高性能总线。
● CPU：指 Cortex-M4F 内核。
存储器和总线架构
系统架构
主系统由 32 位多层 AHB 总线矩阵构成，可实现以下部分的互连：
● 八条主控总线：
— Cortex™-M4F 内核 I 总线、D 总线和 S 总线
— DMA1 存储器总线
— DMA2 存储器总线
— DMA2 外设总线
— 以太网 DMA 总线
— USB OTG HS DMA 总线
● 七条被控总线：
— 内部 Flash ICode 总线
— 内部 Flash DCode 总线
— 主要内部 SRAM1 （112 KB）
— 辅助内部 SRAM2 （16 KB）
— 辅助内部 SRAM3 （64 KB）（仅适用于 STM32F42xxx 和 STM32F43xxx 器件）
— AHB1 外设（包括 AHB-APB 总线桥和 APB 外设）
— AHB2 外设
— FSMC
借助总线矩阵，可以实现主控总线到被控总线的访问，这样即使在多个高速外设同时运行期间，系统也可以实现并发访问和高效运行。此架构如图 1 和图 2 所示。
注意： 64 KB CCM（内核耦合存储器）数据 RAM 不属于总线矩阵（请参见图 1：STM32F405xx/07xx 和 STM32F415xx/17xx 器件的系统架构和图 2：STM32F42xxx 和 STM32F43xxx 器件的系统架构）。只能通过 CPU 对其进行访问。
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zztt540
2021-04-23
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