DDS信号生成模块的Verilog实现

使用“~”运算符对单bit信号进行取反

使用枚举类型表示状态机进入死循环

在SOC环境里面C代码是怎么执行的？

pipeline高端玩法—优先级介绍

Xilinx FPGA学习笔记

考虑x和z在verilog条件语句中的使用情况

SystemVerilog相比于Verilog的优势

systemverilog：logic比reg更有优势

vcs实用技巧

常用的时序反标方法和EDA工具反标方法

fpga的开发流程有哪些步骤？fpga和嵌入式系统的区别在哪里？

基于Corundum架构的100G RDMA网卡设计

SV线程的使用和控制

FPGA协处理的优势有哪些？如何去使用FPGA协处理？

如果FPGA/微处理器上只剩下一个GPIO，该如何进行模拟测量？

SystemVerilog在硬件设计部分有哪些优势

SystemVerilog：处理信号双驱动问题解析

Verilog：for循环的综合实现

从零开始反相器的verilog设计